• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 추계종합학술대회 논문집
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• pp.396-399
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• 1999

In this paper, the efficient HW/SW co-simulation method which selects the ISA model dynamically is proposed. Because the ISA models with only fixed accuracy have been used in previous co-simulation environment, it may result in bad performance in speed or accuracy. In the proposed method, the cycle accurate ISA model is used in the case that the states of the detailed system are to be inspected. In other case, instruction-based model is executed in order to accelerate the simulation speed. The proposed dynamic model selection can be done by setting the conversion point in the application code before the simulation starts. The experiment on the embedded RISC processor have been performed, and its result shows that the proposed method is more efficient than the case of using fixed ISA model.

• 대한전자공학회논문지TC
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• 제38권6호
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• pp.11-17
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• 2001

본 논문에서는 고속 무선 LAN을 위한 MAC 프로토콜 프로세서 프로토타입의 설계 및 구현에 관해 기술하였다. 설계된 프로토콜 프로세서는 5GHz OFDM 물리계층과 인터페이스를 가진다. 먼저 IEEE 802.11 무선 LAN의 MAC 프로토콜 분석을 토대로 하드웨어와 펌웨어로 구현할 MAC 프로토콜 기능들을 분리하고 프레임 단위의 송수신 요구 처리가 가능한 RISC 프로세서와의 인터페이스 및 OFDM 물리계층과의 직렬전송 인터페이스를 설계하였다. 또한， MAC 프로토콜의 고속 처리를 위해 프로토콜 제어기능 및 송수신 기능을 하드웨어로 구현하였다. 개발된 MAC 하드웨어 블록은 10 MHz 주클록에서 동작하며, 이는 물리계층과의 정보교환이 옥텟 단위임을 고려할 때 물리계층에서의 속도 80Mbps에 해당한다. 설계된 FPGA MAC 기능 칩은 역시 본 연구에서 개발된 무선 LAN 시스템 프로토타입 보드에 실장되며, 다양한 DCF 기능에 대한 검증 결과 정상적으로 동작함을 확인하였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2013년도 추계학술대회
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• pp.809-812
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• 2013

본 논문은 마스터로 동작하는 32 비트 RISC 프로세서와 디지털 신호로 전력을 제어할 수 있는 다수의 슬레이브가 동기 되어 동작하는 전력 제어 임베디드 시스템을 구현한다. Core-A 플랫폼은 (주)다이나릿 시스템이 제공하는 Core-A 프로세서, AMBA 버스, SSRAM, AC97, DMA, UART, GPIO모듈 등으로 구성된다. 슬레이브는 4 비트의 디지털 데이터의 값에 비례하여 220V 전력을 제어할 수 있는 아날로그 회로와 마스터가 보내는 신호에 동기 되어 다양한 전력제어 패턴을 생성하는 제어 시스템을 설계 하였다. Core-A 플랫폼이 라이브러리로 구축된 (주)시스템센트로이드의 Flowrian2를 사용하여 소프트웨어를 크로스 컴파일하고 하드웨어 회로를 시뮬레이션으로 검증하였다. 임베디드 시스템은 FPGA 검증 보드와 CPLD 칩에 구현되었고 전력제어 아날로그 보드를 제작하여 구현하였다.

• 대한전자공학회논문지SP
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• 제39권5호
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• pp.477-485
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• 2002

본 논문에서는 H.263 비디오 코덱 구현을 위한 효율적인 하드웨어 구조를 제안하고, 이에 기반한 VLSI 구현을 기술한다. 제안 구조는 부호화 및 복호화에 사용되는 내부 하드웨어 블록들간의 연결 및 이 블록들과 내부 RISC 프로세서간의 연결에 단일화된 인터페이스 방법을 사용한다. 이러한 단일화된 인터페이스의 사용은 블록들의 모듈화된 설계를 가능하게 하며, 하드웨어/소프트웨어의 적절한 분할 및 효과적인 파이프라인 동작을 가능하게 한다. 개발된 VLSI는 H.263 버전 2의 프로파일 3 @ 레벨 10을 지원하고, 제어용 프로토콜인 H.245와 다중화 프로토콜인 H.223을 지원한다. 따라서 외부에 오디오 코덱 칩을 추가함으로써 완전한 ITU-T H.324 또는 3GPP 3G-324M 멀티미디어 터미널 기능 구현에 사용될 수 있으며, 하드웨어 블록들을 최대한 활용하면서 소프트웨어적으로 H.263++와 MPEG4 코덱을 구현 할 수 있는 구조이다. 구현된 H.263 코덱은 40MHz의 동작 주파수에서 초당 15 프레임 이상의 성능으로 QCIF 크기의 영상의 부호화 및 복호화를 동시에 수행할 수 있다.

• 한국정보통신학회논문지
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• 제18권6호
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• pp.1413-1421
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• 2014

본 논문은 마스터로 동작하는 32 비트 RISC 프로세서와 전력을 제어할 수 있는 다수의 슬레이브가 동기되어 동작하는 전력 제어 임베디드 시스템을 구현하였다. Core-A 플랫폼은 Core-A 프로세서, AMBA 버스, SSRAM, AC97, DMA, UART, GPIO모듈 등으로 구성된다. 슬레이브는 4 비트의 디지털 데이터의 값에 비례하여 220V 전력을 제어할 수 있는 아날로그 회로와 마스터가 보내는 신호에 동기되어 다양한 전력제어 패턴을 생성하는 제어 시스템을 설계 하였다. Core-A 플랫폼이 라이브러리로 구축된 Flowrian II를 사용하여 소프트웨어를 크로스 컴파일하고 하드웨어 회로를 시뮬레이션으로 검증하였다. 임베디드 시스템은 FPGA 검증 보드와 CPLD 칩에 구현되었고 전력제어 아날로그 보드를 제작하여 구현하였다.

• 전자공학회논문지C
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• 제36C권9호
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• pp.1-12
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• 1999

본 논문에서는 GMS30C2132마이크로프로세서에 DSP연산을 위하여 128K bytes EPROM과 4K bytes SRAM을 내장하고, 이 과정에서 내/외부 메모리 인터페이스 부분이 프로세서와 1싸이클 엑세스가 이루어지도록 버스 제어 인터페이스 구조를 설계하였다. 내장된 128Kbytes EPROM은 메모리 구조 및 데이터 정렬에 따른 동작을 위해 새로운 데이터 확장 인터페이스 구조와 테스트를 위한 인터페이스 구조를 제안하였으며, 내장된 4K bytes SRAM은 프로세서와 인터페이스를 할 때 DSP 고속 연산에 활용하기 위해 메모리 스택으로써의 이용과 명령어 캐쉬와의 인터페이스, 가변 데이타 크기 제어, 모듈로 4Kb의 어드레싱이 가능한 구조를 채택하여 설계하였다. 본 논문의 새로운 구조 적용으로 내장EPROM, SRAM에서 평균 메모리 엑세스 속도가 종전의 40ns에서 20ns로 감소하였고, 가변 데이타 버스 인터페이스 제어로 프로그램 처리 속도가 2배로 개선되었다.

• 정보처리학회논문지A
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• 제13A권4호
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• pp.275-288
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• 2006

빠른 디자인 공간 탐색 (Design space exploration)은 응용 프로그램의 동작을 구현하기 위한 임베디드 시스템을 디자인하는데 매우 중요하다. Time-to-market이 디자인의 주관심사가 되어감에 따라 ASIP(Application specific instruction-set processor)에 기반한 접근 방식이 디자인 방법론적으로 중요한 대안이 되고 있다. 이러한 접근 방식에서는 타깃 프로세서의 ISA(Instruction set architecture)를 코드 크기와 실행 속도 측면에서 응용 프로그램에 가장 적합하도록 변경한다. 본 논문의 목적은 우리의 새로운 재겨냥성 컴파일러를 소개하고, 많이 알려진 디지털 신호 처리용 응용 프로그램을 위한 ASIP 기반 디자인 공간 탐색에서 컴파일러가 어떻게 활용될 수 있는지 설명하고자 하는 것이다. 새롭게 개발된 재겨냥성 컴파일러는 이전의 재겨냥성 컴파일러의 기능을 제공할 뿐만 아니라 application 프로그램의 특징을 시각화하고 application 프로그램의 프로파일된 결과를 제공하므로 application의 성능을 증가시키기 위해 어떤 명령어들을 넣어야 하는지를 결정하는데 도움을 준다. 재겨냥성 컴파일러의 ADL(Architecture description language)를 이용하여 타깃 프로세서의 초기 RISC-style ISA을 기술하고, 컴파일러가 응용 프로그램을 위한 어셈블리 코드를 더 최적화할 수 있도록 응용 프로그램에 특화된 명령어를 ISA에 점진적으로 추가해 나간다. AC3 오디오 codec을 위한 실험 결과로부터 우리는 32%의 성능 증가와 20%의 프로그램 크기 감소를 얻을 수 있는 6개의 새로운 특화 명령어를 빠르게 찾을 수 있었다. 따라서 우리는 고성능의 재겨냥성 컴파일러는 특정 응용 프로그램을 위한 새로운 ASIP의 빠른 디자인을 하기 위한 중요한 핵심이라는 것을 확인할 수 있었다.

• 한국음향학회지
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• 제14권3호
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• pp.14-27
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• 1995

본 논문은 ADPCM에 MPEG (Moving Picture Expert Group)에서 사용하는 변환 부호화 방식을 이요한 양자화 잡음의 축소와 균등 전력 밀도의 엔벨로프 재생 방식을 이용하여 악기의 특색에 따라 서로 다른 형태의 정보량 축소 방식을 채택한 디지탈 음원 DSP에 관하여 기술한다. 이를 검증하기 위하여 32개의 악기 소리를 동시에 구현할 수 있는 일종의 RISC인 음발생 전용 DSP를 설계하였고 1MByte의 메모리에 200여가지의 악기음을 코딩하여 알고리즘의 정확성을 입증하였다.

• 한국정보통신학회논문지
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• 제6권3호
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• pp.410-415
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• 2002

본 논문에서는 ISDN 망에서 통신 단말용으로 구현된 시스템-온-칩과 이 칩을 활용하여 설계 제작된 ISDN 단말에 관해 기술한다. ISDN 단말의 여러 가지 기능이 통합되어 구현된 본 논문의 ISDN 시스템-온-칩은 32비트 ARM7TDMI RISC 코아 프로세서부, 네트워크 인터페이스를 위해 ISDN S/T-정합부, 각종 톤 발생과 음성 신호를 PCM 데이터로 변환하기 위한 음성 코덱부 및 user와 인터페이스를 위한 PC 정합부로 구성되어 있다. 또한 이 칩을 활용하여 ISDN 통신단말을 구성하기 위한 소프트웨어 구조와 및 서비스절차 에 대해 기술하며, 끝으로 구현된 통신단말의 구조에 관해 살펴본다.

• 한국정보통신학회논문지
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• 제8권5호
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• pp.1058-1067
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• 2004

자바 가상 기계는 모바일 및 내장형 제어 디바이스와 같은 소형 디바이스에 적합한 간결한 코드, 단순한 수행 동작, 플랫폼 독립성의 특성을 제공하지만, 스택 기반 동작에 기인한 낮은 연산 효율이 라는 큰 문제점을 갖고 있다. 본 논문에서는 이러한 낮은 동작 속도 문제를 제거하여, 모바일 및 내장형 제어 분야용 자바 가속기를 설계하였다. 설계된 자바 가속기는 자바 가상머신 명령어 코드 중 81개를 구현하며, 효율적인 보조 프로세서 인터페이스와 명령어 버퍼를 사용하여 기존 32-비트 RISC 프로세서에 자바 보조 프로세서로 활용될 수 있도록 하였다. 자바 가속기는 14,300개의 게이트로 구성되며, 0.35um CMOS 공정 조건에서 약 50 Mhz의 동작 주파수를 갖는다.