• 대한전자공학회논문지SD
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• 제43권8호
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• pp.27-34
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• 2006

내장 자체 테스트 과정에서 의사 무작위 패턴 생성기에 의해 만들어진 패턴들은 효율적인 고장 검출을 제공하지 못한다. 쓸모없는 패턴들은 테스트 시간을 줄이기 위해 제거하거나 수정을 통해 유용한 패턴으로 바꾸어야한다. 본 논문에서는 LFSR에서 생성하는 의사 무작위 패턴을 수정하고 추가적인 유효 비트 플래그를 사용하여 테스트 길이를 개선하고 높은 고장 검출률을 높이는 방법을 제안하고 있다. 또한 쓸모없는 패턴을 제거하거나 유용한 패턴으로 변경하기 위해 reseeding 방법과 수정 비트 플래그 모두 사용한다. 패턴을 수정할 때는 테스트 길이를 줄일 수 있도록 비트의 변화가 가장 적은 수를 선택한다. 본 논문에서는 단일 고착 고장만을 고려하였으며 결정 패턴을 사용하는 seed를 통해 100%의 고장 검출률을 얻을 수 있다.

• 대한전자공학회논문지SD
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• 제42권8호
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• pp.7-14
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• 2005

본 논문은 새로운 저전력 BIST 패턴 생성기에 대해 제안하고 있다. 이는 천이 감시 윈도우 블록과 MUX로 구성된 천이 감시 윈도우를 사용하는데, LFSR(linear feedback shift register)에서 생성되는 무작위 테스트 패턴의 패턴 천이 수 분포가 유사 무작위 가우시안(pseudo-random gaussian) 분포를 보이는 성질을 이용한다. 제안된 방식에서 천이 감시 윈도우는 스캔 체인에서 높은 전력 소모의 원인이 되는 초과 천이를 감지하고, k-value라는 억제 천이 수를 통해 초과 천이를 억제하는 역할을 한다 ISCAS'89 벤치마크 회로 중 많은 수의 스캔 입력을 갖는 회로를 사용하여 실험한 결과, 성능 손실 없이 약 $60\%$정도의 스캔 천이 수 감소를 나타내었다.

• 한국정보통신학회논문지
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• 제14권3호
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• pp.707-714
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• 2010

패턴생성기로 LFSR(linear feedback shift register)은 기계 자체에 고유의 선형의존성이 있어 패턴을 생성함에 있어 비트의 위치를 이동시켜 수열을 생성하기 때문에 생성되는 패턴들의 상관관계가 높고 따라서 오류 검출률이 낮아지게 된다. 이런 문제점을 해소하기 위하여 scan chain 사이에 XOR 게이트의 조합으로 구성된 페이지 쉬프터를 장착하여 출력 테스트 패턴의 난수성을 높임으로써 LFSR 고유의 선형의존성을 줄이고 오류 검출률을 높이는 연구가 활발히 진행되어 왔다. 본 논문에서는 PRPG(pseudo random pattern generator)로서 특성 다항식을 원시다항식으로 갖는 LFSR을 사용하여 어떤 임의의 두 채널에서 출력되는 이진 수열의 선형 의존성을 줄이기 위한 방법으로 적절한 탭 수를 유지하며 최소의 위상이동차를 보장하는 페이지 쉬프터를 갖는 LFSR 기반의 PRPG를 구성하는 방법을 제안한다. 제안된 알고리즘에 따라 페이지 쉬프터를 구성하면 기존의 방법보다 페이지 쉬프터를 훨씬 빨리 구성 할 수 있는 장점이 있다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제17권1호
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• pp.147-155
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• 2017

A new endurance test-pattern generation on NAND-flash memory is proposed to improve test cost. We mainly focus on the correlation between the data-pattern and the device error-rate during endurance testing. The novelty is the development of testing method using quasi-random pattern based on device architectures in order to increase the test efficiency during time-consuming endurance testing. It has been proven by the experiments using the commercial 32 nm NAND flash-memory. Using the proposed method, the error-rate increases up to 18.6% compared to that of the conventional method which uses pseudo-random pattern. Endurance testing time using the proposed quasi-random pattern is faster than that of using the conventional pseudo-random pattern since it is possible to reach the target error rate quickly using the proposed one. Accordingly, the proposed method provides more low-cost testing solutions compared to the previous pseudo-random testing patterns.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2007년도 춘계종합학술대회
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• pp.803-806
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• 2007

TRNG (True Random Number Generator)를 테스트 하는 방법은 PRNG (Pseudo Random Number Generator)나 산술연산기를 비롯한 결정적 (deterministic) 소자에 대한 테스트와는 많이 틀려서, 새로운 개념과 방법론이 제시되어야 한다. 하드웨어적으로 결정적인 소자들은 패턴을 사용한 테스트 (ATPG; automatic test pattern generation)에 의해 커버가 될 수 있지만, 순수 난수는 발생 결과의 아날로그적인 특성에 의하여 자동 패턴 생성 방식에 의해 소자를 테스트하기가 불가능하다. 본 논문에서는 하드웨어와 소프트웨어를 결합한 테스트 방식으로 테스트 패턴에 연속적인 패턴의 변화를 주면서 통계적으로 관찰하는 방식인 Diehard test라는 테스트 방식을 연구, 분석하고, 순수 난수의 테스트 시 고려해야 할 주안점을 제안한다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2009년도 제40회 하계학술대회
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• pp.91_92
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• 2009

As the increasing integrity of VLSI, the BIST(Built-In Self Test) is used as an effective method to test chips. Generally the pseudo-random test pattern generation is used for BIST. But it requires too many test patterns when there exist random resistant faults. Therefore we propose a mixed test scheme which applies to the circuit under test, a deterministic test sequence followed by a pseudo-random one. This scheme allows the maximum fault coverage detection to be achieved, furthermore the silicon area overhead of the mixed hardware generator can be reduced.

• 전기학회논문지
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• 제60권4호
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• pp.796-800
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• 2011

As the increasing integrity of VLSI, the BIST(Built-In Self Test) is used as an effective method to test chips. Generally the pseudo-random test pattern generation is used for BIST. But it requires too many test patterns when there exist random resistant faults. Therefore we propose a mixed test scheme which applies to the circuit under test, a deterministic test sequence followed by a pseudo-random one. This scheme allows the maximum fault coverage detection to be achieved, furthermore the silicon area overhead of the mixed hardware generator can be reduced.

• 생명과학회지
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• 제14권1호
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• pp.32-37
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• 2004

ITS2 부위를 시퀀싱하여 Pseudo-nitzschia delcatissima, P. multiseries, P. pungens, P. subfraudulenta 상호간의 유전자 다양도를 조사함과 아울러 RAPD-PCR pattern을 이용하여 유사도를 구하였다. 유전자 거리를 근거로 했을 때 P. delicatissima 종은 P. multiseries와 P. pungens와는 유전적 거리가 상당히 요원하였고, 심지어 P. subfraudenlta와도 거리를 보였다. 유사도의 경 P. multiseries와 P. pungens는 0.31로 보인 반면에, P delicatissima는 다른 세종과 0.81를 나타내었다. 따라서 P. delicatissima 종은 P. multiseries, P. pungens, P. subfraudulenta와는 유전적으로 밀접하지 않는 관계로 보였다. ITS2부위는 Pseudo-nitzschia 동정에 사용될 수 있는 유용한 도구로 보이며 형태적으로 구분할 수 없는 P. multiseries와 P. pungens을 구분할 수 있다. 또한 RAPD-PCR 방법도 단시간에 Pseudo-nitzchia을 분리시키는데 사용될 것으로 보인다.

• 한국대기환경학회지
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• 제6권1호
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• pp.1-10
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• 1990

The purpose of the study was to analyze air quality in underground shopping centers using pattern recognition methods. In order to perform this, the concentraion of air pollutants such as $CO, NO_2, NO_x, SO_2$, and particulate matters was measured at the 11 different shopping centers in Seoul metropolitan area and the total of 47 samples were obtained at random based on the size of shopping centers. To introduce a new concept of the "average concentration" for the indoor air quality analyses, the various multivariate statistical analyses have been studied. Thus, a cluster analysis was applied to separate the samples into pseudo-patterns and a disjoint principal component analysis was used to generate homogeneous patterns after removing outliers from the pseudo-patterns. The 6 homogeneous patterns were then obtained as follows:the first pattern was a group of clean sites;the second a group of sites having high dust concentration;the third a group of sites having high dust and $NO_x$ concentration;the fourth a group of sites having low dust and $SO_2$ concentraion and high CO concentration;the fifth a group of sites having high $NO_2 and SO_2$ concentration;and the final a group of miscellaneous sites. Thus, the average concentration could be estimated for each pattern.h pattern.

• 대한전자공학회논문지SD
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• 제46권5호
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• pp.15-24
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• 2009

본 논문은 유사랜덤 방식의 BIST를 기반으로 하여 스캔 shifting시의 transition을 획기적으로 줄여 주었던 transition freezing 기법과 새롭게 제안하는 고장검출율 100%를 위한 pattern mapping 기법을 결합한 효과적인 저전력 BIST구조에 대해 제안한다. Transition freezing 기법으로 생성된 고연관의 저전력 패턴은 패턴 인가 초기에는 많은 수의 고장을 검출해 내지만, 패턴의 수가 점점 늘어날수록 랜덤 저항 고장의 증가로 인해 추가적인 고장 검출에는 한계가 있었다. 이러한 비검출 고장에 대해 ATPG를 통한 테스트 패턴을 생성하여, 고장을 검출하지 못하는 frozen pattern과 mapping을 함으로써 기 생성된 패턴을 재활용하여 인가되는 패턴의 수와 테스트 시간을 줄임으로써 전력 소모량을 줄일 수 있었다.