• JSTS:Journal of Semiconductor Technology and Science
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• 제8권1호
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• pp.21-26
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• 2008

We fabricated nano-particles of ZnO, $In_2O_3$ and $SnO_2$ by using the chemical reaction between metal thin films and polyamic acid. The average size and density of these ZnO, $In_2O_3$ and $SnO_2$ nano-particles was approximately 10, 7, and 15 nm, and $2{\times}10^{11},\;6{\times}10^{11},\;2.4{\times}10^{11}cm^{-2}$, respectively. Then, we fabricated nano-floating gate memory (NFGM) devices with ZnO and $In_2O_3$ nano-particles embedded in the devices' polyimide dielectrics and silicon dioxide layers as control and tunnel oxides, respectively. We measured the current-voltage characteristics, endurance properties and retention times of the memory devices using a semiconductor parameter analyzer. In the $In_2O_3$ NFGM, the threshold voltage shift (${\Delta}V_T$) was approximately 5 V at the initial state of programming and erasing operations. However, the memory window rapidly decreased after 1000 s from 5 to 1.5 V. The ${\Delta}V_T$ of the NFGM containing ZnO was approximately 2 V at the initial state, but the memory window decreased after 1000 s from 2 to 0.4 V. These results mean that metal-oxide nano-particles have feasibility to apply NFGM devices.

• 전기전자학회논문지
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• 제17권3호
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• pp.324-331
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• 2013

본 논문에서는 멤리스터 에뮬레이터 회로를 PCB 보드 상에서 구현하여 이의 측정을 통해서 멤리스터의 고유한 pinched hysteresis 특성을 관찰하였다. PCB 보드 상에서 구현된 멤리스터 에뮬레이션 회로는 간단한 부품으로 구성되어 있고 복잡한 회로 블록을 사용하지 않았기 때문에 집적회로의 구현 시에도 매우 작은 면적으로 설계가 가능하다는 장점이 있다. 또한 본 논문에서는 프로그램 가능한 이득증폭기를 멤리스터 에뮬레이션 회로를 사용하여 설계해서 이 회로의 전압이득이 멤리스터의 저항의 프로그래밍을 통해서 조절이 가능하다는 것을 보였다. 이득증폭기에 사용되는 멤리스터 에뮬레이션 회로의 구현을 위해서 멤리스터 소자의 특성 중에 하나인 threshold switching 특성이 회로로 구현되어 VREF 보다 낮은 전압이 인가되었을 때는 멤리스터의 저항 값이 변하지 않도록 설계하였고 이의 동작을 시뮬레이션을 통해서 검증하였다. 본 논문에서 PCB 보드 상에서 구현되고 검증된 멤리스터 에뮬레이션 회로와 이 회로를 이용한 프로그램 가능한 이득증폭기는 멤리스터 소자의 실제 제작이 불가능한 경우에, 멤리스터의 동작과 기능, 특성 및 멤리스터 응용회로의 이해에 많은 도움이 될 것이다.

• 대한전자공학회논문지SD
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• 제46권5호
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• pp.9-14
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• 2009

표준 CMOS 공정을 이용한 CMOS 게이트 산화막 안티퓨즈의 새로운 OTP 단위 비트 구조를 제안하였다. 제안된 OTP 단위 비트는 NMOS 게이트 산화막 안티퓨즈를 포함한 3개의 트랜지스터와 인버터 타입 자체 센스 엠프를 포함하고 있다. 그럼에도 불구하고, 레이아웃 면적은 기존 구조와 비슷한 $22{\mu}m^2$이다. 또한, 제안된 OTT 단위 비트는 구조적 특징상 고전압 차단스위치 트랜지스터와 저항과 같은 고전압 차단 요소를 사용하지 않기 때문에, 프로그램 시간은 기존 구조보다 개선된 3.6msec이다. 그리고 제안된 OTP 단위 비트를 포함하는 OTP array는 센스 엠프가 단위 비트마다 집적되어 있기 때문에 기존 OTP array에서 사용된 센스 엠프와 바이어스 생성 회로가 필요 없다.

• 한국가스학회지
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• 제15권4호
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• pp.51-55
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• 2011

본 논문에서는 써모파일을 사용한 비분산 적외선 메탄가스센서의 온도보상 알고리즘을 제시하였다. 가스측정을 위해 적외선 감지부에 내장된 써미스터의 출력전압과 분위기 온도와의 상관성을 도출하고, 협 대역통과 필터 특성과 온도 변화에 따른 센서모듈(광 공동과 적외선램프)의 출력전압 특성 및 메탄가스의 흡수계수와 광 경로에 따른 출력특성 해석을 통하여 가스센서 모듈의 온도보상 알고리즘을 도출하였다.온도보상 전 약 $\pm$ 1,500 ppm 이상의 오차를 갖는 센서는 온도보상 알고리즘을 적용함으로써 $20^{\circ}C$온도변화 구간에서 최대 약 180 ppm 이하의 정밀한 센서모듈을 제작하였다.

• 한국전자통신학회논문지
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• 제8권1호
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• pp.105-111
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• 2013

선형적인 읽기와 쓰기 특성을 가지고 있는 승자전취메커니즘 방식의 아날로그 메모리를 구현하였다. 메모리의 읽기 동작은 연상메모리의 최적 함수 선택을 위하여 절대값 회로와 승자전취메커니즘 회로가 이용된다. 본 연구에서는 병렬의 고속 쓰기와 읽기 동작뿐만 아니라 고집적을 가능하게 하는 시스템 구성이 실현된다. 복수의 메모리 셀의 구현이 더 높은 집적도와 고속의 쓰기 읽기를 위하여 구현된다. 실시간 인식을 위하여 본 연구에서 사용된 함수는 이상적이며 메커니즘의 시뮬레이션을 위하여 MOSIS의 $1.2{\mu}$ 더블폴리 CMOS 공정 파라미터를 사용하였다.

• 한국전자통신학회논문지
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• 제10권3호
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• pp.357-364
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• 2015

본 연구에서는 아날로그 메모리를 이용한 DC-DC 컨버터 제어기를 설계하였다. 이 방식은 기존의 폐루프 방식의 컨버터 제어기가 안고 있는 안정도 문제를 근본적으로 해결하는데 기여하게 될 것이다. 본 연구에서 아날로그 메모리는 컨버터의 출력과 이에 대응되는 최적의 시비율 판단을 위한 연상메모리를 구현하는데 이용된다. 메모리의 읽기 동작은 연상메모리의 최적 함수 선택을 위하여 절대값 회로와 승자전취 메커니즘 회로가 사용되며, 병렬의 고속 쓰기와 읽기 동작뿐만 아니라 고집적을 가능하게 하는 시스템 구성이 제안된다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2002년도 하계학술대회 논문집 A
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• pp.226-228
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• 2002

This paper presents a new control approach for designing a coordinated controller for static VAR compensator system. A SVC constructed by a Fixed Capacitor and a Thyristor Controlled Reactor is designed and implemented to improve the damping of a synchronous generator, as well as controlling the system voltage. A design of linear quadratic controller based on optimal controller depends on choosing weighting matrices. A coordinated optimal controller is achieved by minimizing a quadratic performance index using dynamic programming techniques. The selection of weighting matrices is usually carried out by trial and error which is not a trivial problem. We proposed a efficient method using GA of finding weighting matrices for optimal control law. Thus, we prove the usefulness of proposed method to improve the stability of single machine-infinite bus with SVC system.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2001년도 추계학술대회 논문집 전력기술부문
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• pp.146-148
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• 2001

This paper discusses the optimal sizes of BESS. The goal must be optimized electricity charge of the customers-side with choosing the time-of-use rates. Therefore the cost is minimized by BESS installed the customers-side. Feasible ROR that means the ratio of capital costs to economic effect owned the optimal BESS sizes is determined the suitable domestic condition based on the battery cost and power converter system cost. Payback period times can be presented by BESS through the ROR. Multi-Pass Dynamic Programming(MPDP) algorithm is applied to the customer for the optimal sizes determination in this paper. It is to solve the optimal solution under the constraints. To investigate the efficiencies of the constraints, it is applied the typical load curve to the high-voltage customer owned Time-Of-Use(TOU) whether BESS is installed or not. Well, The result is obtained that feasible BESS sizes can be achieved the suitable customers-side of meter through the ROR.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2009년도 제38회 동계학술대회 초록집
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• pp.241-241
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• 2010

New non-volatile memory with high density and high work-function metal nano-dots, MND (Metal Nano-Dot) memory, was proposed and fundamental characteristics of MND capacitor were evaluated. In this work, nano-dot layer of FePt with high density and high work-function (~5.2eV) was fabricated as a charge storage site in non-volatile memory, and its electrical characteristics were evaluated for the possibility of non-volatile memory in view of cell operation by Fowler-Nordheim (FN)-tunneling. Here, nano-dot FePt layer was controlled as a uniform single layer with dot size of under ~ 2nm and dot density of ${\sim}\;1.2{\times}10^{13}/cm^2$. Electrical measurements of MOS structure with FePt nano-dot layer shows threshold voltage window of ~ 6V using FN programming and erasing, which is satisfied with operation of the non-volatile memory. Furthermore, this structure provides better data retention characteristics compared to other metal dot materials with the similar dot density in our experiments. From these results, it is expected that this non-volatile memory using FePt nano-dot layer with high dot density and high work-function can be one of candidate structures for the future non-volatile memory.

• 한국전기전자재료학회논문지
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• 제32권6호
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• pp.448-453
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• 2019

This work reports the electrical characteristics of and temperature distribution in chalcogenide phase change memory (PCM) devices that have a self-aligned structure. GST (Ge-Sb-Te) chalcogenide alloy films were formed in a self-aligned manner by interdiffusion between sputter-deposited Ge and $Sb_2Te_3$ films during thermal annealing. A transmission electron microscopy-energy dispersive X-ray spectroscopy (TEM-EDS) analysis demonstrated that the local composition of the GST alloy differed significantly and that a $Ge_2Sb_2Te_5$ intermediate layer was formed near the $Ge/Sb_2Te_3$ interface. The programming current and threshold switching voltage of the PCM device were much smaller than those of a control device; this implies that a phase transition occurred only in the $Ge_2Sb_2Te_5$ intermediate layer and not in the entire thickness of the GST alloy. It was confirmed by computer simulation, that the localized phase transition and heat loss suppression of the GST alloy promoted a temperature rise in the PCM device.