• JSTS:Journal of Semiconductor Technology and Science
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• 제7권4호
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• pp.267-273
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• 2007

A fractional-N frequency synthesizer supports quadruple bands and multiple standards for mobile broadcasting systems. A novel linearized coarse tuned VCO adopting a pseudo-exponential capacitor bank structure is proposed to cover the wide bandwidth of 65%. The proposed technique successfully reduces the variations of KVCO and per-code frequency step by 3.2 and 2.7 times, respectively. For the divider and prescaler circuits, TSPC (true single-phase clock) logic is extensively utilized for high speed operation, low power consumption, and small silicon area. Implemented in $0.18-{\mu}m$ CMOS, the PLL covers $154{\sim}303$ MHz (VHF-III), $462{\sim}911$ MHz (UHF), and $1441{\sim}1887$ MHz (L1, L2) with two VCO's while dissipating 23 mA from 1.8 V supply. The integrated phase noise is 0.598 and 0.812 degree for the integer-N and fractional-N modes, respectively, at 750 MHz output frequency. The in-band noise at 10 kHz offset is -96 dBc/Hz for the integer-N mode and degraded only by 3 dB for the fractional-N mode.

• JSTS:Journal of Semiconductor Technology and Science
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• 제11권4호
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• pp.329-335
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• 2011

In this paper, a dual-band integer-N frequency divider is proposed for 2.4/5.2 GHz multi-standard wireless local area networks. It consists of a multi-modulus imbalance phase switching prescaler and two all-stage programmable counters. It is able to provide dual-band operation with high resolution while maintaining a low power consumption. This frequency divider is integrated with a 5 GHz VCO for multi-standard applications. Measurement results show that the VCO with frequency divider can work at 5.2 GHz with a total power consumption of 22 mW.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1999년도 하계학술대회 논문집 G
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• pp.3181-3183
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• 1999

A CMOS two-stage oscillator applicable to requiring in- and quadrature-phase components such as RF and data retiming applications are presented using phase-look-ahead technique. This paper clearly describes the operation principle of the presented two-stage oscillator and the principle can be also applicable to the high speed high speed divide-by-two is usually used for prescaler of the frequency synthesizer. Also, the sucessful oscillation of the proposed oscillator using PLA is confirmed through the experiment. The test vehicle is designed using 0.8 ${\mu}m$ N-well CMOS process and it has a maximum 914MHz oscillation showing -75dBclHz phase noise at 100kHz offset with single 2V supply.

• 대한전자공학회논문지SD
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• 제48권4호
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• pp.32-38
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• 2011

IEEE802.15.4 체계의 USN 센서노드 무선통신부에 내장하기 위한 5.0GHz 광대역 RF 주파수 합성기를 0.18${\mu}m$ 실리콘 CMOS 기술을 이용하여 제작하였다. 고속 저잡음 특성을 얻기 위하여 VCO, 프리스케일러, 1/N 분주기, ${\Sigma}-{\Delta}$ 모듈레이터 분수형 분주기, PLL 공통 회로 등의 설계 최적화에 중점을 두고 설계하였으며, 특히 VCO는 N-P MOS 코어 구조 및 12단 캡 뱅크를 적용하여 고속 및 광대역 튜닝 범위를 동시에 확보하였다. 설계된 칩의 크기는 $1.1{\times}0.7mm^2$이며, IP로 활용하기 위한 코어 부분의 크기는 $1.0{\times}0.4mm^2$이다. 주파수합성기를 제작한 다음 측을 통하여 분석해 본 결과 발진 범위 및 주파수 특성이 양호하게 나타났다.

• 전자공학회논문지
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• 제53권12호
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• pp.57-63
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• 2016

본 논문은 $0.18{\mu}m$ 실리콘 CMOS 기술을 이용한 IEEE802.15.4g SUN 체계의 센서노드 무선통신부에 적용할 수 있는 RF 주파수 합성기의 구현에 대하여 기술하였다. 제안한 주파수 합성기는 고속 저잡음 특성을 얻기 위하여 VCO, 프리스케일러, 1/N 분주기, ${\Delta}-{\Sigma}$ 모듈레이터 그리고 PLL 공통 회로 등의 설계 최적화가 이루어졌으며, 특히 VCO는 NP 코어 구조와 13단 캡 뱅크를 각각 적용하여 고속, 저잡음 및 광대역 튜닝 범위를 확보하였다. 제안된 주파수 합성기를 칩으로 제작하여 측정한 결과 출력 주파수 범위는 1483MHz~2017MHz, 위상잡음은 100KHz 오프셋에서는 -98.63dBc/Hz, 1MHz 오프셋에서는 -122.05dBc/Hz로 양호한 특성을 얻을 수 있었다.

• 대한전자공학회논문지SD
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• 제46권5호
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• pp.49-54
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• 2009

USN 센서노드 무선통신부에 내장하기 위한 1.9GHz RF 주파수 합성기를 $0.18{\mu}m$ 실리콘 CMOS 기술을 이용하여 구현하였다. 고속 저잡음 특성을 얻기 위하여 VCO, 프리스케일러, 1/N 분주기, ${\Sigma }-{\Delta}$ 모듈레이터 분수형 분주기, PLL 공통 회로 등의 설계 최적화에 중점을 두고 설계하였으며, 특히 VCO는 N-P MOS 코어 구조 및 캡 뱅크를 적용하여 고속 저전력 및 넓은 튜닝 범위를 확보하였다. 설계된 칩의 크기는 $1.2{\times}0.7mm^2$이며, IP로 활용하기 위한 코어 부분의 크기는 $1.1{\times}0.4mm^2$이다. 측정 결과 PLL 회로의 잡음 면에서도 문제가 될 만한 특정 스퍼는 발생하지 않았으며, 6MHz 기본 스퍼에 해당하는 잡음은 -63.06dB로 나타났다. 위상잡음 특성은 1MHz 오프셋에서 -116.17dBc/Hz로서 양호한 특성을 보였다.

• 전자공학회논문지CI
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• 제45권6호
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• pp.87-93
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• 2008

IEEE802.15.4 체계의 USN 센서노드 무선통신부에 내장하기 위한 5.0GHz 광대역 RF 주파수 합성기를 $0.18{\mu}m$ 실리콘 CMOS 기술을 이용하여 설계하였다. 고속 저잡음 특성을 얻기 위하여 VCO, 프리스케일러, 1/N 분주기, ${\Sigma}-{\Delta}$ 모듈레이터 분수형 분주기, PLL 공통 회로 등의 설계 최적화에 중점을 두고 설계하였으며, 특히 VCO는 N-P MOS 코어 구조 및 12단 캡 뱅크를 적용하여 고속 저전력 및 광대역 튜닝 범위를 확보하였다. 설계된 칩의 크기는 $1.1*0.7mm^2$이며, IP로 활용하기 위한 코어 부분의 크기는 $1.0*0.4mm^2$이다. 2가지 종류의 주파수합성기를 설계한 다음 모의실험을 통하여 비교 분석해 본 결과 일부 특성만 개선한다면 IP로써 사용하는데 문제가 없을 것으로 나타났다.

• 한국통신학회논문지
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• 제27권6C호
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• pp.619-624
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• 2002

본 논문에서는 50%의 duty cycle 출력을 가지며, 디지털 방식으로 분주수를 제어할 수 있는 새로운 분주기 구조를 제안하였다. 그리고 0.25$\mu\textrm{m}$ 2-poly, 5-metal CMOS 공정 파라미터를 이용한 HSPICE 모의실험을 통해서 제안한 주파수 분주기를 이용한 900MHz 주파수 합성기를 설계하였다. 제안한 주파수 분주기의 동작은 0.657m 2-poly, 2-metal CMOS 공정을 사용하여 제작한 칩을 측정하여 확인하였다. 설계한 전압제어발진기(VCO)는 2.5V 전원전압 하에서 900Mh의 충간주파수, $\pm$10%의 동작 범위, 154MHz/V의 이득을 가진다. 또한 모의실험 결과 주파수 합성기의 settling time은 약 $1.5\mu\textrm{m}$이고 짝수와 홀수 분주시 50%의 duty cycle과 820MHz~1GHz의 동작 주파수 범위를 갖으며, 전력소모는 대략 70mW 임을 확인하였다.