• 한국정보통신학회논문지
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• 제8권3호
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• pp.570-576
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• 2004

본 논문에서는 고속 무선 LAN에서 사용하는 IEEE 802.11a OFDM(Orthogonal Frequency Division Multiplexing)에서 주요 구성인 IFFT/FFT(Inverse Fast Fourier Transform/Fast Fourier Transform)에 대한 설계에 대해 비교하였다. 설계된 IFFT/FFT는 무선 LAN의 표준에 맞게 64 point의 FFT로 연산을 수행하며, S/P(Serial-to-Parallel)이나 P/S(Parallel-to-Serial)변환기가 필요 없는 Pipelined FFT의 구조로 설계하였다. 그 중 Radix-2 알고리즘을 이용한 R22SDF(Radix-2 Single-path Delay Feedback) 방식, R2SDF(Radix-2 Single-path Delay Feedback) 방식과 Radix-4 알고리즘을 이용한 R4SDF(Radix-4 Single-path Delay Feedback) 방식, R4SDC(Radix-4 Single-path Delay Commutator) 방식을 사용하여 비교하였다. 하드웨어 구현 시 발생하는 오차를 줄이기 위해 Butterfly 연산 후 일부 소수점을 가지고 계산하는 구조로 설계하였다. R22SDF 방식을 이용할 경우 메모리를 제외한 전체 게이트 수가 44,747 개로 다른 구조에 비해 적은 하드웨어와 낮은 오차율을 가진다.

• 한국통신학회논문지
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• 제32권10C호
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• pp.1025-1031
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• 2007

본 논문에서는 송수신 안테나가 각각 4개인 MIMO-OFDM 시스템을 위한 효율적인 FFT 프로세서 구조를 제안한다. MIMO-OFDM 시스템의 기본은 다중 데이터 패스의 전송이므로 기존의 SISO-OFDM 시스템의 FFT 프로세서를 MIMO-OFDM 시스템에 그대로 적용하면 하드웨어 복잡도가 데이터 패스의 수에 선형적으로 증가하게 된다. 따라서 MIMO-OFDM 시스템에 맞도록 저면적의 다채널 FFT 프로세서가 요구된다. 제안된 FFT 프로세서는 다채널 MDC구조를 갖기 때문에 MIMO-OFDM 시스템의 다중 데이터 패스를 효과적으로 처리할 수 있으며, mixed radix 기법을 통한 효율적인 radix 분해를 이용하여 비단순 승산의 수를 감소시켰다. 제안된 구조를 갖는 FFT 프로세서는 HDL을 사용하여 설계된 후 0.18um CMOS 셀 라이브러리를 이용하여 설계되었다. 논리합성 결과, 4채널 radix-4 Multipath Delay Commutator (R4MDC) FFT 프로세서와 비교시 약 25%의 하드웨어가 감소함을 확인하였다. FFT 프로세서는 전체 MIMO-OFDM 시스템에서 약 30% 정도를 차지하는 커다란 블록이기 때문에, 제안된 FFT프로세서는 MIMO-OFDM 시스템의 하드웨어 복잡도를 감소시키는데 큰 공헌을 할 수 있다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2006년도 하계종합학술대회
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• pp.651-652
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• 2006

In this paper, 4-way data path 128 point pipelined FFT processor with 4-way structure is proposed. The proposed FFT processor has 4-way structure in order to meet data requirement of MB-OFDM system at 132MHz operating frequency. The FFT processor is based on R4MDC and extended to suit 4-way data path. The FFT processor is designed by Verilog HDL and the gate count is about 88k.

• 전기학회논문지
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• 제56권4호
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• pp.790-794
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• 2007

This paper presents a new index mapping method for DFT (Discrete Fourier Transform) and its application to multidimensional DFT. Unlike conventional index mapping methods such as DIT (Decimation in Time) or DIF (Decimation in Frequency) algorithms, the proposed method is based on two levels of decomposition and it can be very efficiently used for implementing multidimensional DFT as well as 1-dimensional DFT. The proposed pipelined architecture for multidimensional DFT is very flexible so that it can lead to the best tradeoff between performance and hardware requirements. Also, it can be easily extended to higher dimensional DFTs since the number of CEs (Computational Elements) and DCs (Delay Commutators) increase only linearly with the dimension. Various implementation options based on different radices and different pipelining depths will be presented.

• 대한전자공학회논문지SD
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• 제39권5호
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• pp.65-73
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• 2002

본 논문에서는 순차적 입력 데이터 처리방식을 이용하여 2048 point FFT/IFFT를 단일 칩으로 구현하는 방법을 제안하고 검증하였다. 순차적으로 입력되는 2028개의 복소 데이터를 처리하기 위해서는 입력 데이터를 저장하는 버퍼가 필요하고 이 입력 버퍼로는 DRAM 회로를 이용한 지연 변환기 (delay commutator)를 사용하여 전체 칩 면적을 35% 이상 줄일 수 있었다. 전체 FFT/IFFT는 16 point FFT를 기본 블록으로 사용하며, radix-4 구조를 가지는 다섯 단계와 radix-2 구조를 가지는 하나의 단계로 이루어져 있다. 각 단계마다 연산을 수행하면서 증가되는 결과 S/N 비를 유지하면서 비트 라운딩을 하기 위해 convergent block floating point (CBFP) 알고리즘을 적용하여 digital audio broadcasting(DAB)을 위한 단일 칩 설계에 기여하였다.

• 한국통신학회논문지
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• 제30권2A호
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• pp.114-121
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• 2005

본 논문에서는 고속 동작을 위한 multi SHA(ammple and hold amplifier) 구조의 파이프라인 A/D 변환기 (analog-to-digital converter)를 제안하였다. 제안된 구조는 변환 속도를 높이기 위해, 동일한 SHA를 병렬로 연결하여 multi SHA를 구성하였다. 이를 비중첩 클럭(nonoverlapping clock)에서 동작하도록 하여 셀을 구성하는 SHA의 수와 비례한 빠른 샘플링 속도를 얻을 수 있도록 하였다. 제안된 구조를 적용하여 VDSL(very high-speed digital subscriber line) 모뎀의 아날로그 front-end단의 요구 사항을 만족하는 파이프라인 A/D 변환기를 설계하였다. 설계된 A/D 변환기의 DNL(differential nonlinearity)과 INL(integral nonlinearity)은 각각 $0.52LSB{\sim}-0.50LSB,\;0.80LSB{\sim}-0.76LSB$의 특성을 나타내어 설계 사양을 만족함을 확인하였다. 또한 2048 point에 대한 FFT를 수행한 결과 SNR이 약 66dB로 10.7 비트의 해상도가 얻어짐을 확인하였으며, 전력 소모는 24.32mW로 측정되었다.

• 대한전자공학회논문지SD
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• 제41권3호
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• pp.55-64
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• 2004

본 논문에서는 고속 멀티미디어 통신 시스템을 위한 효율적인 FFT 알고리즘과 이의 하드웨어 구현 결과를 제시한다. 제안된 알고리즘은 radix-4 버터플라이 연산자를 기반으로 구현되어 기존의 radix-2 버터플라이 연산자 기반의 알고리즘에 비해 2배의 처리율(processing rate)을 갖으며, 또한 radix-2³ 알고리즘의 비단순 승산기의 수를 줄이는 특성을 그대로 이용하므로, 같은 처리율을 갖는 radix-4 알고리즘에 비해 저면적 구현이 가능한 장점을 갖는다. 제안된 알고리즘의 하드웨어 구현 및 검증을 위해 VHDL 언어를 이용하여 MDC 파이프라인 구조를 갖는 64-point FFT 프로세서를 설계하였다. 0.6㎛ 공정을 이용하여 논리 합성한 결과, 제안된 알고리즘을 이용하여 구현한 경우, 기존의 radix가 알고리즘을 이용하여 구현하는 경우보다 약 30%정도 면적 면에서 이득을 얻을 수 있음을 확인하였다. 고속 동작이 가능하며 동시에 면적 효율적인 특성으로 인해, 제안된 알고리즘은 무선 LAN 시스템, DAB 및 DVB 시스템, ADSL/VDSL 시스템 등 고속 멀티미디어 통신 시스템에 적합한 알고리즘이라 할 수 있다.

• 한국정보통신학회논문지
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• 제11권9호
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• pp.1709-1716
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• 2007

본 논문에서는 고속 동작을 위한 다중 SHA(sample and hold amplifier) 구조의 파이프라인 A/D 변환기(analog-to-digital converter)를 제안하였다. 제안된 구조는 변환 속도를 높이기 위해, 동일한 SHA를 병렬로 하는 다중 SHA를 구성하였다. 이를 비중첩 클럭(nonoverlapping clock)에서 동작하도록 하여 셀을 구성하는 SHA의 수와 비례한 빠른 샘플링 속도를 얻을 수 있도록 하였다. 제안된 구조를 적용하여 VDSL(very high-speed digital subscriber line) 모뎀의 아날로그 front-end단의 요구 사항을 만족하는 파이프라인 A/D 변환기를 설계하였다. 설계된 A/D 변환기의 DNL(differential nonlinearity)과 INL(integral nonlinearity)은 각각 $0.52LSB{\sim}-0.50LSB,\;0.80LSB{\sim}-0.76LSB$의 특성을 나타내어 설계 사양을 만족함을 확인하였다. 또한 2048 point 대한 FFT를 수행한 결과 SNR이 약 66dB로 10.7비트의 해상도가 얻어짐을 확인하였으며, 전력 소모는 24.32mW로 측정되었다.