• 대한전자공학회논문지SD
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• 제46권2호
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• pp.71-77
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• 2009

본 논문에서는 다중 전하펌프를 이용하여 빠른 위상고정 시간을 갖는 새로운 위상고정루프를 제안하였다. 제안된 위상고정 루프는 세 개의 전하펌프를 사용하여 루프필터의 실효 커패시턴스와 저항을 위상고정 상태에 따라 각 전하펌프의 전류량 크기와 방향 제어를 통해 증감시킬 수 있다. 위상고정루프의 위상고정 상태에 따라 루프 대역폭을 제어하여 빠른 위상고정 시간을 갖는 위상고정루프를 설계하였다. 또한 전체 칩 영역의 많은 부분을 차지하는 커패시터의 크기를 제안된 구조로 최소화하였다. 저항과 커패시터를 모두 포함한 29.9KHz의 대역폭의 위상고정루프를 $990{\mu}m\;{\times}\;670{\mu}m$ 크기로 설계하였다. 제안된 위상고정 루프는 3.3V $0.35{\mu}m$ CMOS 공정을 이용하여 제작되었다. 851.2MHz 출력 주파수에서 측정된 위상 잡음은 -90.45 dBc/Hz@1MHz이며, 위상고정시간은 $6{\mu}s$ 보다 작은 값을 가진다.

• Journal of Power Electronics
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• 제16권5호
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• pp.1904-1917
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• 2016

The moving average filter (MAF) is widely utilized to improve the disturbance rejection capability of phase-locked loops (PLLs). This is of vital significance for the grid-integration and stable operation of power electronic converters to electric power systems. However, the open-loop bandwidth is drastically reduced after incorporating a MAF into the PLL structure, which makes the dynamic response sluggish. To overcome this shortcoming, some new techniques have recently been proposed to improve the transient response of MAF-based PLLs. In this paper, a comprehensive performance comparison of advanced MAF-based PLL algorithms is presented. This comparison includes HPLL, MPLC-PLL, QT1-PLL, and DMAF-PLL. Various disturbances, such as grid voltage sag, voltage flicker, harmonics distortion, phase-angle and frequency jumps, DC offsets and noise, are considered to experimentally test the dynamic performances of these PLL algorithms. Finally, an improved positive sequence extraction method for a HPLL under the frequency jumps scenario is presented to compensate for the steady-state error caused by non-frequency adaptive DSC, and a satisfactory performance has been achieved.

• Journal of Semiconductor Engineering
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• 제1권1호
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• pp.1-12
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• 2020

Handling precise timing in high-speed transceivers has always been a primary design target to achieve better performance. Many different approaches have been tried, and one of those is utilizing the beneficial nature of injection locking. Though the phenomenon was not intended for building integrated circuits at first, its coupling effect between neighboring oscillators has been utilized deliberately. Consequently, the dynamics of the injection-locked oscillator (ILO) have been explored, starting from R. Adler. As many aspects of the ILO were revealed, further studies followed to utilize the technique in practice, suggesting alternatives to the conventional frequency syntheses, which tend to be complicated and expensive. In this review, the historical analysis techniques from R. Adler are studied for better comprehension with proper notation of the variables, resulting in numerical results. In addition, how the timing jitter or phase noise in the ILO is attenuated from noise sources is presented in contrast to the clock generators based on the phase-locked loop (PLL). Although the ILO is very promising with higher cost effectiveness and better noise immunity than other schemes, unless correctly controlled or tuned, the promises above might not be realized. In order to present the favorable conditions, several strategies have been explored in diverse applications like frequency multiplication, data recovery, frequency division, clock distribution, etc. This paper reviews those research results for clock multiplication and data recovery in detail with their advantages and disadvantages they are referring to. Through this review, the readers will hopefully grasp the overall insight of the ILO, as well as its practical issues, in order to incorporate it on silicon successfully.

• 한국통신학회논문지
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• 제25권4A호
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• pp.586-591
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• 2000

본 논문에서는 새로운 동조형태 방법을 사용한 위상고정 루프(PLL : Phase Locked Loop)의 궤환 성질을 이용하여 K-band용 위상고정 hair-pin 공진 발진기 (PLHRO)를 설계 및 제작하였다. 24.42GHz 위상고정 Hair-pin 공진 발진기는 반송주파수로부터 100KHz, 10KHz 떨어진 곳에서 각각 -86.6dBc/Hz, -76.5dBc/Hz의 위상잡음 특성을 나타내었고 출력은 -0.6dBm 이었다. 또한 -23dBc이하의 기본 주파수 억압특성과 -65dBc의 스퓨리어스 잡음 특성을 나타내었다. 완충증폭기를 포함한 24.42GHz 위상고정 hair-pin 공진 발진기는 반송주파수로부터 100KHz, 10KHz 떨어진 곳에서 각각 -77.34dBc/Hz, -72dBc/Hz의 위상잡음 특성을 나타내었고 출력은 5.6dBm이었다.

• 대한전자공학회논문지TE
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• 제39권1호
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• pp.16-21
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• 2002

본 논문에서는 TSPC(True Single Phase Clocking) CMOS 회로를 이용하여 출력특성을 향상시킨 고속 PLL을 위한 이중구조 PFD(Phase Frequency Detector)를 제안한다. 넓은 dead zone과 긴 지연시간을 갖고 있는 기존의 3-state PFD는 고속 동작에 사용되는 PLL(Phase-Locked Loop)에서 사용하는 것은 부적합하다. 이러한 3-state PFD의 단점을 해결하기 위하여 다이내믹 CMOS 논리회로로 구현된 다이내믹 PFD는 duty cycle의 변화에 따라 지터 잡음을 발생하는 문제점을 갖는다. 이러한 문제를 해결하기 위하여 TSPC 회로와 이중구조를 갖도록 설계되어 제안된 PFD는 dead zone과 duty cycle의 제한조건을 개선하였고, 지터잡음과 응답특성을 개선하였다. 즉, 이중구조를 갖는 PFD는 상승에지에서 동작하는 P-PFD(Positive edge triggered PFD)와 하강에지에서 동작하는 N-PFD(Negative edge triggered PFD)로 구성하여 이득을 증가시켜 응답특성을 개선한다. 제한된 내용의 입증을 위하여 Hspice 시뮬레이션을 수행하였다. 제안된 PFD는 dead zone이 존재하지 않으며, duty cycle의 변화에도 안정된 결과를 나타내며 응답특성이 우수함을 확인할 수 있었다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제13권4호
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• pp.303-317
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• 2013

Two novel clocking strategies for a high-speed multi-channel serializer-deserializer (SERDES) are proposed in this paper. Both of the clocking strategies are based on groups, which facilitate flexibility and expansibility of the SERDES. One clocking strategy is applicable to moderate parallel I/O cases, such as high density, short distance, consistent media, high temperature variation, which is used for the serializer array. Each group within the strategy consists of a full-rate phase-locked loop (PLL), a full-rate delay-locked loop (DLL), and two fixed phase alignment (FPA) techniques. The other is applicable to more awful I/O cases such as higher speed, longer distance, inconsistent media, serious crosstalk, which is used for the deserializer array. Each group within the strategy is composed of a PLL and two DLLs. Moreover, a half-rate version is chosen to realize the desired function of 1:2 deserializer. Based on the proposed clocking strategies, two representative ICs for each group of SERDES are designed and fabricated in a standard $0.18{\mu}m$ CMOS technology. Measurement results indicate that the two SERDES ICs can work properly accompanied with their corresponding clocking strategies.

• 한국통신학회논문지
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• 제34권10A호
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• pp.807-813
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• 2009

위성 트랜스폰더는 상향 링크 신호를 복원하여 신호처리를 수행 하고, 하향 링크를 통해 지상국으로 전송하기 위한 통신 시스템이다. 이때 고속 비행에 의해 발생하는 도플러 주파수 편이로 인한 주파수 추적 및 동기시스템이 필요하며, 이를 위해 아날로그 트랜스폰더 방식으로는 PLL (Phase Locked Loop)을 사용하여 수신시스템의 반송파 복원을 획득한다. 이러한 방식은 위성의 기능에 따라 PLL구조 및 Loop필터의 구조와 설계방식의 변경을 필요로 한다. 본 논문에서는 이러한 아날로그 트랜스폰더를 대체할 수 있는 디지털 방식의 반송파 복원방안을 제안하였다. 이러한 방식은 근거리통신 위성이나 심 우주용 통신 위성의 특성에 따른 회로설계 변경 없이 동일한 하드웨어 플랫폼에 소프트웨어 변경으로 최적의 동기화를 구현할 수 있다.

• 한국전자파학회논문지
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• 제10권6호
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• pp.816-824
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• 1999

본 논문에서는 아날로그 위상비교기률 이용한 위상고정루프를 소개하였으며. 이 방법을 이용하여 20 GHz 대 고정국용 위상고정 국부발진기를 설계 제작하였다. 이 국부발진기는 하이브리드 형태의 18 GHz VCDRO (Voltage Controlled Dielectric Resonator Oscillator)와 완충증폭기 및 아날로그 위상검출기로 이루어져 있다. 일반적인 크리스탈 발전기의 N배 이외의 주파수를 위상고정하기 위하여 VHF PLL로 구성되어 있다. 국부발 진기의 발진전력은 18 GHz에서 약 21 dBm. 고조파억압은 - 34 dBc로 안정된 위상고정 상태를 나타내었다. 이때의 SSB위상잡음은 -75 dBc/Hz@10 kHz로 측정되었다.

• Journal of Communications and Networks
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• 제8권1호
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• pp.8-12
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• 2006

Master-slave (M-S) strategies implemented with chain circuits are the main option in order to distribute clock signals along synchronous networks in several telecommunication and control applications. Here, we study the two types of masterslave chains: Without clock feedback, i.e., one-way master-slave (OWMS) and with clock feedback, i.e., two-way master-slave (TWMS) considering the slave nodes as second-order phase-locked loops (PLL) for several types of loop low-pass filters.

• Journal of Power Electronics
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• 제18권5호
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• pp.1523-1535
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• 2018

High-performance Phase-Locked Loops (PLLs) are critical for grid synchronization in grid-tied power electronic applications. In this paper, a new single-phase All Digital Phase-Locked Loop (ADPLL) is proposed. It features fast transient response and good robustness under distorted grid conditions. It is designed for Field Programmable Gate Array (FPGA) implementation. As a result, a high sampling frequency of 1MHz can be obtained. In addition, a new OSG is adopted to track the power frequency, improve the harmonic rejection and remove the dc offset. Unlike previous methods, it avoids extra feedback loop, which results in an enlarged system bandwidth, enhanced stability and improved dynamic performance. In this case, a new parameter optimization method with consideration of loop delay is employed to achieve a fast dynamic response and guarantee accuracy. The Phase Detector (PD) and Voltage Controlled Oscillator (VCO) are realized by a Coordinate Rotation Digital Computer (CORDIC) algorithm and a Direct Digital Synthesis (DDS) block, respectively. The whole PLL system is finally produced on a FPGA. A theoretical analysis and experiments under various distorted grid conditions, including voltage sag, phase jump, frequency step, harmonics distortion, dc offset and combined disturbances, are also presented to verify the fast dynamic response and good robustness of the ADPLL.