• 한국음향학회지
• /
• 제24권1호
• /
• pp.11-20
• /
• 2005

본 논문에서는 PLL (Phase Locked Loop)없이 동작할 수 있는 S/PDIF (Sony Philips Digital Interface) 수신기의 연구에 관하여 다룬다. 현재 대부분의 오디오 장치와 오디오 프로세서에서 S/PDIF 수신기가 사용되고 있음에도 불구하고, 국내에서는 이에 관한 연구가 많지 않은 실정이다. 현재 사용되고 있는 S/PDIF 수신용 상용 DAC(Digital-to-Analog Converters) 칩들은 모두 내부에 PLL 회로를 포함하고 있다. PLL 회로는 S/PDIF 디지틸 신호로부터 클럭 정보를 뽑아내고 클럭과 입력 신호간의 동기화를 맞추는 역할을 한다. 그러나, PLL 회로는 "아날로그 회로"라는 특성 때문에 VLSI (Very Large Scale Integrated Ciruits)회로의 SOCs (System On Chips)설계에 있어 많은 어려움을 야기한다. 본 논문에서는 PLL 회로 없이 순수 디지털 회로로만 구현된 S/PDIF 수신기를 제안하였다. 제안된 수신기의 핵심 아이디어는 16 MHz의 기본 클럭과 S/PDIF 신호의 속도비를 이용한다는 것이다. 본 논문에서는 수십만개의 S/PDIF 입력 신호에 대한 디코딩 확인 후, PLL같은 아날로그 회로 없이 순수 디지틸 회로만으로 S/PDIF 수신기를 설계할 수 있음을 확인하였다. 제안된 S/PDIF 수신기는 SOC 설계용 If로서 활용될 수 있을 것으로 본다.

• 한국통신학회논문지
• /
• 제34권1C호
• /
• pp.120-130
• /
• 2009

본 논문에서는 3GPP LIE(Long Term Evolution)에서 하향링크로 고려하고 있는 OFDMA (Orthogonal Frequency Division Multiple Access) 시스템의 주파수 동기를 위한 수신기 구조를 제안한다. 일반적으로 OFDMA 시스템에서는 대략적 주파수 동기와 미세 주파수 동기가 구분되어 수행된다. 본 논문에서는 대략적 주파수 동기를 위해 동기 채널인 P-SCH(Primary-Synchronization Channel) 신호를 사용하고, 미세 주파수 동기를 위해서는 OFDMA 심볼의 보호구간(CP: Cyclic Prefix)을 이용하는 방안을 고려한다. P-SCH 신호는 이용 가능한 부반송파 개수가 충분히 많지 않고, ZC(Zadoff Chu) 시퀀스 특유의 성질로 인해 차동 상관 특성이 비교적 좋지 않은 단점이 있다. 따라서 기존 대략적 주파수 동기 알고리즘들은 충분한 성능 이득을 얻지 못한다. 본 논문에서는 대략적 주파수 동기 성능 향상을 위해 기존 차동 상관 알고리즘을 변형한 새로운 방식을 제안한다. 또한, 미세 주파수 동기의 안정된 성능을 보장하기 위해 효과적인 PLL(Phase Locked Loop) 구조를 제시한다. 컴퓨터 모의실험 결과를 통해 본 논문에서 제안한 대략적 주파수 동기 알고리즘은 기존 방식들에 비해 상대적으로 우수한 성능을 발휘하며, 2차 PLL을 통한 미세 주파수 옵셋 추적 방식은 고속 이동체 환경에서도 충분히 우수한 성능을 나타낸다는 것을 확인할 수 있다.

• 한국정보전자통신기술학회논문지
• /
• 제13권5호
• /
• pp.359-369
• /
• 2020

본 논문에서는 CMOS X-Ray 검출기의 메인 클럭을 발생시키는 위상 고정 루프(phase locked loop, PLL)을 위한 전류 불일치를 줄이면서도 넓은 동작 범위를 가지는 전하 펌프(charge pump, CP) 회로를 제안하였다. CP 회로의 동작 범위와 전류 불일치는 CP 회로를 구성하는 전류원 회로의 동작 범위와 출력 저항에 의해서 결정된다. 제안된 CP 회로는 넓은 동작 범위를 확보하기 위한 wide operating 전류 복사 바이어스 회로와 전류 불일치를 줄이기 위한 출력 저항이 큰 캐스코드 구조의 전류원으로 구현하였다. 제안된 wide operating range 캐스코드 CP 회로는 350nm CMOS 공정을 이용하여 칩으로 제작되었으며 소스 측정 장치(source measurement unit)을 활용하여 전류 일치 특성을 측정하였다. 이때 전원 전압은 3.3V이고 CP 회로의 전류 ICP=100㎂이었다. 제안된 CP 회로의 동작 범위 △VO_Swing=2.7V이고 이때 최대 전류 불일치는 5.15%이고 최대 전류 편차는 2.64%로 측정되었다. 제안된 CP 회로는 낮은 전류 불일치 특성을 가지면서 광대역 주파수 범위에 대응할 수 있으므로 다양한 클럭 속도가 필요한 시스템에 적용할 수 있다.

• 전력전자학회논문지
• /
• 제16권4호
• /
• pp.309-316
• /
• 2011

태양광 발전시스템 등에서 전력을 공급하기 위한 계통연계 인버터에서 계통전압의 동기화를 위하여 PLL시스템이 많이 사용되어 왔다. 본 논문은 단상 및 3상 계통연계 인버터의 동기화 성능을 향상시키기 위하여 루프필터 및 PI 제어기가 없는 PLL 알고리즘을 제시한다. 단상 또는 3상 계통전압으로 유도한 2상 전압을 사용하여 위상 검출기 출력이 직류성분만 있으면서 동기화되었을 때 0이 되도록 궤환신호를 결정한다. 소신호 해석방법으로 비례제어기를 사용한 PLL시스템을 모델링하여 안정도 및 정상상태 오차를 관찰한다. 시뮬레이션 및 실험결과를 통하여 제시한 PLL알고리즘의 타당성을 확인한다.

• 대한전자공학회논문지TC
• /
• 제42권3호
• /
• pp.25-32
• /
• 2005

본 논문에서는 부성저항 특성을 갖는 발진기 이론을 적용하여 직렬 궤환형 유전체 공진 발진기를 구성하고 바랙터 다이오드를 삽입하여 전압 제어 유전체 공진 발진기를 제작한 후, 샘플링 위상비교기와 루프 필터를 결합한 PLL방식을 도입하여 고안정 주파수 발생기인 위상고정 유전체 공진형 발진기를 설계 및 제작하였다. 설계 제작한 PLDRO는 주파수 12.05 GHz에서 13.54 dBm의 출력 전력을 얻었으며, 이때의 주파수 가변 동조 범위는 중심 주파수에서 약 ${\pm}7.5\;MHz$ 이며, 전력 평탄도는 0.2 dBm으로서 매우 우수한 선형 특성 결과를 얻었다. 또한 데이터 전송시 오율특성에 상당한 영향을 미치는 위상 잡음은 carrier로부터 100 KHz 떨어진 offset 지점에서 14.5 dBc/Hz을 얻었다. 고조파 특성은 2 차 고조파에서 -41.49 dBc 이하의 특성을 나타내었다. 이러한 특성은 위상고정을 하기 전의 전압 제어 발진기보다 더욱 향상된 특성을 보였으며, 종전의 PLDRO보다 위상 잡음과 전력 평탄도면에서 개선시킬 수가 있었다.

• 대한전자공학회논문지SD
• /
• 제43권10호
• /
• pp.90-96
• /
• 2006

본 논문에서는 capacitance scaling 구조를 이용하여 짧은 locking 시간과 작은 fractional spur를 가지는 ${\Sigma}{\Delta}$ fractional-N PLL을 설계하였다. 루프필터의 실효 커패시턴스를 변화시키기 위하여 여러 개의 전하펌프를 이용해 서로 다른 경로로 커패시터에 전류를 공급하였다. 필터의 실효 커패시턴스는 동작상태에 따라 크기가 변하며 커패시터들은 하나의 PLL 칩에 집적화 할 수 있을 정도로 작은 크기를 가진다. 또한 PLL이 lock 되면 전하펌프 전류의 크기도 작아져 fractional spur의 크기도 작아진다. 제안된 구조는 HSPICE CMOS $0.35{\mu}m$ 공정으로 시뮬레이션 하였으며 $8{\mu}s$ 이하의 locking 시간을 가진다. PLL의 루프필터는 200pF, 17pF의 작은 커패시터와 $2.8k{\Omega}$의 저항으로 설계되었다.

• 한국인터넷방송통신학회논문지
• /
• 제12권5호
• /
• pp.1-9
• /
• 2012

본 논문은 레이더 시스템에 적용되는 고성능 PLL 주파수 합성기를 설계하고, 그 성능을 분석하였다. 소형화제작을 위해 PLL 간접합성방식을 적용하였으며, 광대역특성에서 우수한 위상잡음과 고속의 주파수합성시간을 갖기 위해 offset 방식의 PLL에 DDS를 기준신호로 설계 하였다. 또한, offset PLL에서 고속의 주파수 변환을 위해 DAC를 이용하여 coarse tune을 적용하였다. 이러한 구조에서의 성능 예측을 위해 각각의 잡음원에 대해 모델링을 적용하여 출력위상잡음을 예측하였으며, 제작결과와 비교 분석하였다. 그 결과 simulation과 측정결과가 일치함을 확인하였으며, 100KHz 옵셋 주파수에서 -126dBc/Hz의 우수한 위상잡음 특성과 10usec 이내의 고속의 주파수변환시간을 갖는 항공기용 레이더 주파수합성기를 설계하였다.

• 전력전자학회:학술대회논문집
• /
• 전력전자학회 2008년도 하계학술대회 논문집
• /
• pp.103-105
• /
• 2008

In grid-interconnection system, a fast, robust and precise phase angle detector is most important to grid synchronization and the active power control. The phase angle can be easily estimated by synchronous dq PLL system. On the other hand under unbalanced voltage condition, synchronous dq PLL system has problem that harmonics occur to phase angle or magnitude of grid voltage because of the effect of the negative sequence components. So, To eliminate the negative sequence components, the PLL method using APF (All Pass Filter) in a stationery reference frame to extract positive sequence components under unbalanced voltage condition is researched. In this paper, we propose a new PLL method with decoupling network using APF in a synchronous reference frame to extract the positive sequence components of the grid voltage under unbalanced grid. The cut-off frequency of APF in a synchronous reference frame can be set to twice of the fundamental frequency comparing with that of APF in a stationery reference frame which is the fundamental frequency. The proposed PLL strategy can detect the phase angle quickly and accurately under unbalanced gird voltages. Simulation and experimental results are presented to verify the proposed strategy under different kind of voltage dips.

• 대한전자공학회논문지SD
• /
• 제45권4호
• /
• pp.36-42
• /
• 2008

본 논문은 광통신-시리얼 링크를 위한 40Gb/s 클록 및 데이터 복원 회로의 설계를 제안한다. 설계된 본 회로는 다중 위상을 생성하는 LC 탱크 PLL을 이용하여 8개의 샘플링 클록을 생성하고 $2{\times}$ 오버샘플링 구조의 뱅-뱅 위상 검출기를 이용하여 데이터와 클록의 위상을 조정한다. 40Gb/s의 입력 데이터가 샘플링을 거쳐서 1:4 디멀티플렉싱되어 4채널에 10Gb/s 출력으로 복원되는 구조로서 디지털과 아날로그의 전원을 분리하여 설계가 진행되었다. 인덕터를 사용하여 칩면적은 $2.8{\times}2.4mm^2$을 차지하고 전력소모는 약 200mW이다. 0.18um CMOS공정으로 칩 제작후 측정결과 채널당 악 9.5Gb/s 출력이 측정되었다(직렬입력 약 38Gb/s 해당).

• JSTS:Journal of Semiconductor Technology and Science
• /
• 제13권4호
• /
• pp.272-281
• /
• 2013

This paper presents low power frequency shift keying (FSK) transmitter using all digital PLL (ADPLL) for smart utility network (SUN). In order to operate at low-power and to integrate a small die area, the ADPLL is adopted in transmitter. The phase noise of the ADPLL is improved by using a fine resolution time to digital converter (TDC) and digitally controlled oscillator (DCO). The FSK transmitter is implemented in $0.18{\mu}m$ 1-poly 6-metal CMOS technology. The die area of the transmitter including ADPLL is $3.5mm^2$. The power consumption of the ADPLL is 12.43 mW. And, the power consumptions of the transmitter are 35.36 mW and 65.57 mW when the output power levels are -1.6 dBm and +12 dBm, respectively. Both of them are supplied by 1.8 V voltage source. The frequency resolution of the TDC is 2.7 ps. The effective DCO frequency resolution with the differential MOS varactor and sigma-delta modulator is 2.5 Hz. The phase noise of the ADPLL output at 1.8 GHz is -121.17 dBc/Hz with a 1 MHz offset.