• 한국항해항만학회:학술대회논문집
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• 한국항해항만학회 2006년도 International Symposium on GPS/GNSS Vol.2
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• pp.385-390
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• 2006

This paper examines the sampling and jitter specifications and considerations for Global Navigation Satellite Systems (GNSS) software receivers. Software radio (SWR) technologies are being used in the implementation of communication receivers in general and GNSS receivers in particular. With the advent of new GPS signals, and a range of new Galileo and GLONASS signals soon becoming available, GNSS is an application where SWR and software-defined radio (SDR) are likely to have an impact. The sampling process is critical for SWR receivers, where it occurs as close to the antenna as possible. One way to achieve this is by BandPass Sampling (BPS), which is an undersampling technique that exploits aliasing to perform downconversion. BPS enables removal of the IF stage in the radio receiver. The sampling frequency is a very important factor since it influences both receiver performance and implementation efficiency. However, the design of BPS can result in degradation of Signal-to-Noise Ratio (SNR) due to the out-of-band noise being aliased. Important to the specification of both the ADC and its clocking Phase- Locked Loop (PLL) is jitter. Contributing to the system jitter are the aperture jitter of the sample-and-hold switch at the input of ADC and the sampling-clock jitter. Aperture jitter effects have usually been modeled as additive noise, based on a sinusoidal input signal, and limits the achievable Signal-to-Noise Ratio (SNR). Jitter in the sampled signal has several sources: phase noise in the Voltage-Controlled Oscillator (VCO) within the sampling PLL, jitter introduced by variations in the period of the frequency divider used in the sampling PLL and cross-talk from the lock line running parallel to signal lines. Jitter in the sampling process directly acts to degrade the noise floor and selectivity of receiver. Choosing an appropriate VCO for a SWR system is not as simple as finding one with right oscillator frequency. Similarly, it is important to specify the right jitter performance for the ADC. In this paper, the allowable sampling frequencies are calculated and analyzed for the multiple frequency BPS software radio GNSS receivers. The SNR degradation due to jitter in a BPSK system is calculated and required jitter standard deviation allowable for each GNSS band of interest is evaluated. Furthermore, in this paper we have investigated the sources of jitter and a basic jitter budget is calculated that could assist in the design of multiple frequency SWR GNSS receivers. We examine different ADCs and PLLs available in the market and compare known performance with the calculated budget. The results obtained are therefore directly applicable to SWR GNSS receiver design.

• 정보처리학회논문지C
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• 제11C권6호
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• pp.835-842
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• 2004

본 논문에서는 다중 경고 페이딩 환경 하에서 최적의 다이버시티 기법 중 하나로 알려진 하이브리드 SC/MRC(Selective Combining/Maximal Ratio Combining) (2/3) 기법을 적용하고, 각 경로를 통해 들어오는 수신 신호와 수신기 내의 PLL(Phase Locked Loop)에서 발생된 참조 신호와의 위상차를 위상 에러로 가정한 후, PLL 루프 내의 이득 값을 조정하여 완전 동기 된 수신 신호가 되는 MC-DS/CDMA(Multi-Carrier Direct Sequence/Code Division Multiple Access) 시스템을 분석하였다. 또한, 이동 통신 환경에 대한 채널 모델로 나카가미-m 페이딩 채널 환경을 채택하였으며, 하이브리드 SC/MRC-(2/3) 다이버시티 방식이 적용된 MC/DS-CDMA 시스템에서 고려 사항인 나카가미 페이딩 지수(m), 경로의 수$(L_p),$ 하이브리드 SC/MRC-(2/3) 다이버시티 브랜치 수$(L,\;L_c),$ 사용자 수(K), 부반송파의 수(U), PLL 루프 내의 이득 값 등을 고려하여 수식을 전개하고 시뮬레이션을 수행하였다. 시뮬레이션 결과, 하이브리드 SC/MRC-(2/3) 방식이 적용된 MC/DS-CDMA 시스템에서 완전 동기 된 수신 신호를 수신할 수 있도록 하기 위해 적절한 PLL 루프 이득 값을 조절하여 성능의 개선을 이룰 수 있음을 확인할 수 있었으며 완전 동기 된 수신 신호가 되기 위해 페이딩 지수와 부반송파 확산이득에 따라 조금의 차이는 있지만 PLL 루프 이득 값이 7dB 이상 되어야 각 경로의 수신 신호가 완전 동기 된 수신 신호임을 확인하였다.

• 전력전자학회논문지
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• 제20권2호
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• pp.182-192
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• 2015

This study develops a digital control scheme with power factor correction for a front-end converter in an electric vehicle battery charger. The front-end converter acts as the boost-type switching-mode rectifier. The converter assumes the two roles of the battery charger, which include power factor control and robust charging performance. The proposed control scheme consists of a charging control algorithm and a grid current control algorithm. The scheme aims to obtain unity input power factor and robust performance. Based on the linear average model of the converter, a constant-current constant-voltage charging control algorithm that passes through only one proportional-integral controller and a current feed-forward path is proposed. In the current control algorithm, we utilized a second band pass filter, a single-phase phase-locked loop technique, and a duty-ratio feed-forward term to control the grid current to be in phase with the grid voltage and achieve pure sinusoidal waveform. Simulations and experiments were conducted to verify the effectiveness of the proposed control scheme, both simulations and experiments.

• 전력전자학회논문지
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• 제10권5호
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• pp.457-467
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• 2005

본 논문은 해남에서 제주로 연결되어 운전중인 HVDC 시스템의 새로운 주파수 제어기에 대하여 연구하였다. 연구의 첫 번째 목적은 현재의 동기조상기를 제거하기 위하여 새로운 주파수 제어기를 개발하고, 평가를 수행하는 것이다. 모의실험 케이스를 만들기 위하여 PSCAD/EMTDC와 PSS/E를 혼합하여 사용하였고 주 시스템 연구는 과도상태 분석을 위하여 PSCAD/EMTDC을 사용하였다. 연구 케이스는 3상과 1상 지락 그리고 부하탈락에 대한 사고를 모의하였고 연구결과를 나타내었다. 결론적으로 AC 네트워크로부터 검출되는 새로운 주파수 측정 방법은 유효한 주파수 제어와 동적 성능을 나타냄을 알 수 있었다.

• 전자공학회논문지SC
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• 제46권1호
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• pp.82-86
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• 2009

본 논문은 시스템의 클록을 이용하여 클록 및 데이터를 복원하는 회로를 설계하였다. 설계된 회로에는 시스템의 클록을 만들어주는 PLL부분과 클록을 받아 데이터를 복원하는 데이터 복원회로부분으로 구성되어 있다. 데이터 복원회로에서는 1/4-rate 위상검출기를 이용하여 데이터보다 시스템의 클록주파수를 낮추어 설계하여 PLL의 부담을 줄일 수 있었고 데이터 picking 방식으로 설계하여 적은 지터특성을 보였다. 설계된 클록 데이터 복원회로는 $0.18{\mu}m$ 1P6M CMOS공정으로 설계되었고 칩 면적은 $1{\times}1mm^2$이다.

• 한국전자파학회논문지
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• 제25권11호
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• pp.1190-1196
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• 2014

본 논문은 넓은 고도 범위와 낮은 측정 오차를 갖는 주파수 변조 연속파(FMCW) 레이더 고도계의 설계 방안을 제안한다. 측정 고도의 동적 범위를 줄이기 위해 전파 고도계의 송신 경로에 광 지연선을 적용하여 넓은 고도 범위를 얻을 수 있다. 송신 전력과 수신단 이득을 제어하여 또한 수신 전력의 동적 범위를 줄일 수 있다. 더불어, 직접 디지털 합성기를 사용하여 변조 선형성을 향상시키고, 기준 클럭 신호를 위상 고정 루프의 옵셋(offset) 주파수로 사용하여 위상잡음을 최소화함으로써 낮은 고도 측정오차를 갖는다.

• Journal of Power Electronics
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• 제10권2호
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• pp.203-209
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• 2010

This paper describes the development of a three-phase line-interactive DVR with a new sag detection algorithm. The developed detection algorithm has a hybrid structure composed of an instantaneous detector and RMS-variation detectors. The source voltage passes through the sliding-window DFT and RMS calculator, and the instantaneous sag detector. If an instantaneous sag is detected, the RMS variation detector-1 is selected to calculate the RMS variation. The RMS variation detector-2 is selected when the instantaneous sag occurs under the operation of the RMS variation detector-1. The feasibility of the proposed algorithm is verified through computer simulations and experimental work with a prototype of a line-interactive DVR with a 3kVA rating. The line-interactive DVR with the proposed algorithm can compensate for an input voltage sag or an interruption within a 2ms delay. The developed DVR can effectively compensate for a voltage sag or interruption in sensitive loads, such as computers, communications equipment, and automation equipment.

• Journal of Power Electronics
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• 제18권6호
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• pp.1830-1843
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• 2018

In this paper, the generation of a reference current and voltage signal based on a Kalman filter is offered for a 3-phase 4wire UPQC (Unified Power Quality Conditioner). The performance of the UPQC is improved with source voltages that are distorted due to harmonic components. Despite harmonic and frequency variations, the Kalman filter is capable enough to determine the amplitude and the phase angle of load currents and source voltages. The calculation of the first state is sufficient to identify the fundamental components of the current, voltage and angle. Therefore, the Kalman state estimator is fast and simple. A Kalman based control strategy is proposed and implemented for a UPQC in a distribution system. The performance of the proposed control strategy is assessed for all possible source conditions with varying nonlinear and linear loads. The functioning of the proposed control algorithm with a UPQC is scrutinized and validated through simulations employing MATLAB/Simulink software. Using a FPGA SPATRAN 3A DSP board, the proposed algorithm is developed and implemented. A small-scale laboratory prototype is built to verify the simulation results. The stated control scheme for the UPQC reduces the following issues, voltage sags, voltage swells, harmonic distortions (voltage and current), unbalanced supply voltage and unbalanced power factor under dynamic and steady-state operating conditions.

• 대한전자공학회논문지SD
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• 제38권1호
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• pp.13-22
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• 2001

본 논문에서는 RF 회로의 3차원 적층 구조를 설계하고 RF 회로의 특성개선 효과를 살펴보았다. 3차원적 RF 회로를 구현하기 위하여 분할 설계 기준을 제안하였으며 이에 따라 RF 회로를 기능별, 동작 주파수별로 분할하여 구현하였다. 분할된 하위 모듈을 3차원으로 적층 연결할 수 있도록 PAA 입출력 단자구조를 이용하여 3차원 형태의 ITS RF 시스템을 제작하였다. 이에 따라 아날로그 신호와 디지털 신호, DC 전원이 혼재되어 있는 ITS(지능형 교통관제 시스템) 224MHz RF 모듈을 구성되는 회로를 특성 임피던스 정합과 시스템의 동작 안정도를 고려하여, 기능별로는 송신부, 수신부, PLL(Phase Locked Loop)부, 전원부로 분할하였고 주파수별로는 224MHz, 21.4MHz, 및 450kHz~DC의 주파수 대역으로 분할하여 설계하였다. RF 회로 모듈을 구현하는 과정에서 224MHz 대역에서 동작하는 송신부와 수신부 증폭회로는 설계치와 일치하는 18.9㏈, 23.9㏈의 이득, PLL부와 전원부는 위상 고정, 정전원 입력의 동작특성을 최대화시킬 수 있었다. 3차원 구조의 RF 모듈은 2차원의 평면구조의 단일 기판 구성방법과 비교하여 부피 및 배선길이에서 각각 76.9％, 28.4％를 감소시킨 $48cm^3$, 1.8cm를 나타내었고, 열적 성분인 최고 동작 온도특성은 37% 감소한 $41.8^{\circ}C$를 나타났다. PAA형 3차원 적층 구조는 고속 고밀도 저전력의 특성을 가지며, 저비용으로 구현할 수 있으며 RF 주파수 영역에서 각 모듈을 기능별, 주파수별로 모듈화해 제품의 기능을 가변적으로 변화시켜줄 수 있음을 알 수 있었고, RAA 형태의 입출력 단자로 연결함으로써 단일 양면 기판으로 구현되던 2차원적 RF 회로 모듈의 부피와 전기적 동작 특성과 열적 특성을 개선시킬 수 있었다.

• 한국태양에너지학회 논문집
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• 제28권2호
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• pp.64-69
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• 2008

As the grid-connected photovoltaic power conditioning systems (PVPCS) are installed in many residential areas, these have raised potential problems of network protection on electrical power system. One of the numerous problems is an Islanding phenomenon. There has been an argument that it may be a non-issue in practice because the probability of islanding is extremely low. However, there are three counter-arguments: First, the low probability of islanding is based on the assumption of 100% power matching between the PVPCS and the islanded local loads. In fact, an islanding can be easily formed even without 100% power matching (the power mismatch could be up to 30% if only traditional protections are used, e.g. under/over voltage/frequency). The 30% power-mismatch condition will drastically increase the islanding probability. Second, even with a larger power mismatch, the time for voltage or frequency to deviate sufficiently to cause a trip, plus the time required to execute a trip (particularly if conventional switchgear is required to operate), can easily be greater than the typical re-close time on the distribution circuit. Third, the low-probability argument is based on the study of PVPCS. Especially, if the output power of PVPCS equals to power consumption of local loads, it is very difficult for the PVPCS to sustain the voltage and frequency in an islanding. Unintentional islanding of PVPCS may result in power-quality issues, interference to grid-protection devices, equipment damage, and even personnel safety hazards. Therefore the verification of anti-islanding performance is strongly needed. In this paper, improved RPV method is proposed through considering power quality and anti-islanding capacity of grid-connected single-phase PVPCS in IEEE Std 1547 ("Standard for Interconnecting Distributed Resources to Electric Power Systems"). And the simulation results are verified.