• 전력전자학회논문지
• /
• 제28권1호
• /
• pp.39-47
• /
• 2023

This paper applies a structural technique with uniform parallel switch characteristics in gates and power loops to minimize the ringing and current imbalance that occurs when a general discrete package (TO-247)-based power semiconductor device is operated in parallel. Also, this propose a heat sink integrated switching module with heat sink design flexibility and high power density. The developed heat dissipation-integrated switching module verifies the symmetry of the parasitic inductance of the parallel switch through Q3D by ansys and the validity of the structural technique of the parallel switch using the LLC resonant converter experiment operating at a rated capacity of 7.5 kW.

• 한국산업융합학회 논문집
• /
• 제26권6_1호
• /
• pp.985-991
• /
• 2023

This study proposes a solution to the voltage drop in electric vehicle chargers, due to the parasitic resistance and inductance of power cables when the chargers are separated by large distances. A method using multi-level electric vehicle chargers that can output power in stages, without installing an additional energy supply source such as a reactive power compensator or an energy storage system, is proposed. The voltage drop over the power cables, to optimize the charging scheduling, is derived. The obtained voltage drop equation is used to formulate the constraints of the optimization process. To validate the effectiveness of the obtained results, an optimal charging scheduling is performed for each period in a case study based on the assumed charging demands of three connected chargers. From the calculations, the proposed method was found to generate an annual profit of $20,800 for a $12,500 increase in installation costs.

• 한국전자파학회논문지
• /
• 제18권8호
• /
• pp.873-879
• /
• 2007

본 논문에서는 Freescale사의 Si-LDMOSFET 4-W 소자를 이용하여 고효율 class-F 전력 증폭기를 구현하였다. Class-F 전력 증폭기를 구현하는데 있어서 모든 하모닉 성분들에 대해 원하는 임피던스를 갖도록 조정하기는 불가능하기 때문에 2차와3차 하모닉 성분만을 조율하여 회로의 간결함과 동시에 상대적으로 높은 효율을 얻을 수 있었다. 또한, 본 논문에 설계된 증폭기는 보다 정확하게 하모닉 성분을 조율하기 위해, LDMOSFET의 대신 호 등가 모델에서 가장 큰 영향을 미치는 drain-source capacitance(Cds)와 bonding inductance(Lb)를 추출하여 하모닉 조율 회로를 설계하였다 제작된 고효율 class-F 전력 증폭기의 측정 결과 drain-efficiency(DE) 65.1%, power-added-efficiency(PAE) 60.3%의 효율을 얻을 수 있었다.

• 한국전자파학회논문지
• /
• 제27권1호
• /
• pp.20-26
• /
• 2016

본 논문에서는 GaN-HEMT를 이용하여 X-대역에서 동작하는 이단으로 구성된 전력증폭기를 설계 및 제작하였다. 높은 전력 이득을 얻기 위해 간단한 구조의 중간 단 정합 네트워크를 통해 이단으로 구성하였다. 3D EM 시뮬레이션을 통하여 본드와이어 인덕턴스와 기생 캐패시턴스를 예측하였다. 본드와이어 인덕턴스를 줄임으로써 정합 네트워크의 Q(quality-factor)를 최소화하여 대역 특성을 향상시켰다. 제작된 전력증폭기는 40 V의 동작 전압을 인가하였으며, 8.1~8.5 GHz에서 16 dB 이상의 전력 이득, 42.5 dBm 이상의 출력 전력, 35 % 이상의 효율 특성을 나타냈다.

• 대한전자공학회논문지SD
• /
• 제45권11호
• /
• pp.95-101
• /
• 2008

최근 발진수정자에 칩패키지를 결선한 SMD형의 적층세라믹 발진기를 많이 사용한다. 이러한 발진기들은 그 길이 및 패키지 내부의 패턴 등에 의하여 부유인덕턴스 및 기생 커패시턴스가 발생하고, 전원의 반사 및 잡음 발생으로 출력신호의 진폭감소 및 신호 손실이 발생하여 발진기 성능을 정상적으로 평가할 수 없다. 본 논문에서는 발진기와 계측기의 부정합임피던스로 부터 발생한 신호 손실 및 진폭감소를 방지하기 위해 지그 회로를 개발한다. 이를 통하여 발진기의 정확한 스펙트럼 분석 및 성능을 평가함으로써 발진기의 성능향상을 기한다.

• Journal of Power Electronics
• /
• 제18권2호
• /
• pp.375-382
• /
• 2018

A novel active controlled primary current cutting-off zero-voltage and zero-current switching (ZVZCS) PWM three-level dc-dc converter (TLC) is proposed in this paper. The proposed converter has some attractive advantages. The OFF voltage on the primary switches is only Vin/2 due to the series connected structure. The leading-leg switches can obtain zero-voltage switching (ZVS), and the lagging-leg switches can achieve zero-current switching (ZCS) in a wide load range. Two MOSFETs, referred to as cutting-off MOSFETs, with an ultra-low on-state resistance are used as active controlled primary current cutting-off components, and the added conduction loss can be neglected. The added MOSFETs are switched ON and OFF with ZCS that is irrelevant to the load current. Thus, the auxiliary switching loss can be significantly minimized. In addition, these MOSFETs are not series connected in the circuit loop of the dc input bus bar and the primary switches, which results in a low parasitic inductance. The operation principle and some relevant analyses are provided, and a 6-kW laboratory prototype is built to verify the proposed converter.

• 대한전자공학회논문지SD
• /
• 제41권12호
• /
• pp.21-26
• /
• 2004

본 논문에서는 package된 BJT의 RF 등가회로 모델을 optimization과정 없이 직접 추출하는 방법을 개발하였다. 먼저, open 과 short package 구조를 사용하여 plastic package의 기생성분을 측정된 S-파라미터로부터 정확히 제거하였다. 이와 같이 package do-embedding된 S-파라미터로부터 package lead와 chip pad 사이의 bonding wire 인덕턴스와 chip pad 캐패시턴스를 직접 추출하는 간단한 방법을 구축하였다. 그 후에 내부 BJT소자의 소신호 모델변수들은 RF 등가회로로부터 유도된 Z나 Y-파라미터 방정식을 이용하여 결정하였다. 이 방법으로 모델화된 packaged BJT의 S-파라미터는 측정 데이터와 아주 잘 일치하였으며 이는 새로운 추출방법의 정확성을 증명한다.

• 대한전자공학회논문지TC
• /
• 제37권11호
• /
• pp.17-22
• /
• 2000

HBT의 하이브리드 파이 등가회로모델에 대한 새롭고 안정적인 파라메터 추출방법을 제안한다. 측정된 S-파라메터로부터 베이스 내부 저항을 정확히 계산 할 수 있는 식이 유도 되었으며 이 식은 외부 접근 인덕턴스의 값에 크게 민감하지 않다. 이를 기반으로 다른 파라메터를 위한 6 개의 해석적 표현식이 개발되었고 하이브리드 파이 등가회로 모델링을 위한 이 식들은 안정적이고 빠르며 신뢰성 있는 파라메터 추출을 가능케한다.

• 대한전자공학회논문지SD
• /
• 제46권3호
• /
• pp.96-102
• /
• 2009

본 논문에서는 600V/200A 또는 1200V/150A와 같은 고전력 절연 게이트 소자를 구동 및 보호하기 위한 파워 IC에 대한 연구에 대해서 살펴보았다. 고전력 소자의 구동을 위해서 최대 Sourcing 전류 4A, 최대 Sinking 전류 8A로 설계하였으며, 과전류 보호회로로는 전력소자의 드레인(콜렉터) 전압을 측정하여, Desaturation을 검출하는 방식을 사용하였다. 또한 과전류 보호시 기생 인덕턴스에 의해 발생할 수 있는 과전압을 억제하기 위해서 soft-shutdown 기능을 추가하였다. 제안된 게이트 구동 IC는 동부하이텍의 고전압 BCDMOS 공정인 0.35um BDA350 공정과 PDK를 사용하여 설계 및 제작하여 검증하였다.

• 전자공학회논문지SC
• /
• 제43권4호
• /
• pp.45-52
• /
• 2006

본 연구에서는 위상잡음과 지터(jitter) 특성을 개선한 $5mm{\times}7mm$ 크기의 적층 세라믹 SMD(surface mounted device)형 VCXO를 개발한다. PECL(positive emitter coupled logic) 칩패키지를 발진수정자에 결선한 VCXO는 그 길이 및 패키지 내부의 패턴 등에 의하여 부유인덕턴스 및 기생 커패시턴스가 발생하고, 전원의 반사 및 잡음 발생으로 출력신호의 진폭 감소 및 신호 손실이 발생하여 발진기 성능을 정상적으로 평가할 수 없다. 이러한 신호 손실 및 진폭감소를 방지하기 위해 지그(Jig) 시스템을 개발하고, 이를 통하여 발진기의 정확한 스펙트럼 분석 및 성능을 평가한다. 동작전원은 3.3 V, 주파수 범위 120-180 MHz 및 Q인수는 5K이다.