• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 1995년도 Proceedings of the Korea Automation Control Conference, 10th (KACC); Seoul, Korea; 23-25 Oct. 1995
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• pp.87-90
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• 1995

When the ultrasonic transducer operating at l MHz for use in cleaning semiconductor wafers or other industsrial materials is driven from the MOS-FET DC-to RF inverter, the output power severely depends on the frequency of operation since the quality factor of the transducer is high. In order to tune to the eresonating frequency of the ultrasonic transducer, the drive signal frequency of the MOS-FET power inverter is automatically scananed until the frequency is set at the resonating frequency of the ultrasonic transducer is maximized. The control circuit consists of an output power sensing circuit, a PLL controller, a frequency standard, and other peripheral circuits. The operation was satisfactory when the transducer having an output of 600 W at 1 MHz was used.

• JSTS:Journal of Semiconductor Technology and Science
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• 제3권4호
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• pp.188-193
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• 2003

This paper describes a novel burst-mode clock and data recovery (CDR) circuit which can be used for 622Mbps burst mode applications. The CDR circuit is basically a phase locked loop (PLL) having two phase detectors (PDs), one for the reference clock and the other for the NRZ data, whose operations are controlled by an external control signal. This CDR was fabricated in a 1-poly 5-metal $0.25{\;}\mu\textrm{m}$ CMOS technology. Jitter generation, burst/continuous mode data receptions were tested. Operational frequency range is 320Mhz~720Mhz and BER is less than 1e-12 for PRBS31 at 622Mhz. For the same data sequence, the extracted clock jitter is less than 8ps rms. Power consumption of 100mW was measured without I/O circuits.

• 한국산학기술학회논문지
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• 제11권1호
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• pp.113-118
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• 2010

압전 변압기와 CCFL, 형광등의 전기적 등가회로에 의한 PSPICE 모델을 제시하였고, 차세대 35W급 초절전형 삼파장 T5 형광램프용 고효율 형광등 안정기를 개발하였다. 이 안정기는 역률개선회로와 인버터에 압전 변압기를 채용하여 T5 형광램프의 점등실험을 하였으며, 압전 변압기의 효율적인 구동과 정확한 주파수 공급을 위하여 PLL방식을 사용하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제13권2호
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• pp.170-183
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• 2013

This paper gives an overview of fractional-N phase-locked loops (PLLs) with practical design perspectives focusing on a ${\Delta}{\Sigma}$ modulation technique and a finite-impulse response (FIR) filtering method. Spur generation and nonlinearity issues in the ${\Delta}{\Sigma}$ fractional-N PLLs are discussed with simulation and hardware results. High-order ${\Delta}{\Sigma}$ modulation with FIR-embedded filtering is considered for low noise frequency generation. Also, various architectures of finite-modulo fractional-N PLLs are reviewed for alternative low cost design, and the FIR filtering technique is shown to be useful for spur reduction in the finite-modulo fractional-N PLL design.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1993년도 하계학술대회 논문집 B
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• pp.1020-1022
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• 1993

The speed control associated with do send motors for direct-drive applications of mobile robot is considered. In odor to the high-performance operation of dc servo motor, drive circuits is controlled Pulse Width Modulations. In this case, PWM driving circuit has nonliner charactristics. This circuit composed of H-type bridge with freewheeling diodes in odor to deal with storage energy of motor's inductance and also control method is developed. At resultes, speed charactristics of motor is shown lineristics. In oder to speed control of motor. The opertion of phase-locked servo system is described and a linear discrete model is developed to their behavior. Thise model discussed are the design problems, speed variation.

• 대한전자공학회논문지SD
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• 제39권2호
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• pp.1-6
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• 2002

본 논문에서는 UXGA(Ultra extended Graphics Array)급 TFT LCD Driver를 지원하는 Analog Flat Panel Interface(AFPI)용 Module을 설계하였다. 제안하는 AFPI는 8-b ADC, 자동이득 제어기(AGC), 저잡음 PLL로 구성 되어있다. 8-b ADC는 고속동작과 저전력 기능을 위한 새로운 구조로서 FR(Folding Rate)이 8, NFB(Number of Folding Block)이 2, Interpolation rate이 16이며, 분산 Track and Hold구조를 사용하여 Sampling시 입력주파수를 낮추어 높은 SNDR을 얻을 수 있었다. 또한 Gain과 Clamp을 통제 할 수 있는 Programmable한 AGC, 낮은 Jitter Noise PLL을 설계하였다. 제안된 Module은 0.2㎛, 1-Poly 5-Metal, n-well CMOS공정을 사용하여 제작되었으며, 유효 칩 면적은 3.6mm × 3.2mm이고 602㎽의 전력소모를 나타내었다. 입력 주파수는 10㎒, 샘플링 주파수 200㎒에서의 INL과 DNL은 ±1LSB 이내로 측정되었으며, SNDR은 43㏈로 측정되었다.

• 대한전자공학회논문지SD
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• 제46권2호
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• pp.57-63
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• 2009

본 논문에서는 빠른 Acquisition time을 갖는 새로운 구조의 수동형 광 통신망에서 쓰이는 버스트 모드 수신기용 622Mbps급 클럭/데이터 복원회로를 제안하고, 이를 구현하였다. 제안된 회로는 CDR(Clock and Data Recovery) 블록과 PLL(Phase Locked Loop) 블록으로 나뉘며, CDR 블록은 클럭이 입력 데이터에 연동되어 지터가 내제된 입력 데이터에도 항상 최적의 샘플링 시점을 갖도록 설계하였다. PLL블록은 Multi-phase generation VCO를 통해 위상이 서로 다른 8개의 클럭을 CDR블록에 제공한다. 제안된 회로는 $0.35{\mu}m$ CMOS 공정을 이용하여 설계 및 레이아웃을 하였고, 시뮬레이션을 위해 $2^7-1$ PRBS 입력데이터를 사용하였다. 시뮬레이션 결과 Peak-to-Peak 지터는 17ps의 복원된 데이터 지터 특성을 가지며, 입력된 데이터는 손실 없이 복원하는 것을 확인하였다.

• 대한전자공학회논문지SD
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• 제44권4호
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• pp.103-109
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• 2007

본 논문은 최근에 많이 연구되고 있는 PLL 기반의 fractional-N 주파수 합성기에 관하여 SIMULINK 및 Verilog-a를 사용하여 모델링하는 방법론에 대하여 설명한다. 전통적으로 PLL 설계에 적용되는 바텀-업(bottom-up) 방식의 트랜지스터 레벨설계와 함께 탑-다운(top-down) 방식의 설계를 병행하여 적용함으로써 트랜지스터 레벨의 회로설계에 걸리는 시간을 크게 절약하고 SoC의 IP로서 아날로그 부분과 디지털부분이 같이 검증될 수 있는 방안을 고려하고자 한다. 이를 위하여 시스템의 동작여부를 빠르게 파악하고 top level에서의 검증이 용이한 SIMULINK 모델링과 트랜지스터 레벨과의 호환을 통해 블록 단위의 검증이 가능한 Verilog-a 모델링의 비교를 수행함으로서 효과적인 설계 방법을 제시한다.

• 전자공학회논문지B
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• 제33B권6호
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• pp.128-135
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• 1996

In this paper, a digital signal processing method of AFC (automatic frequency control) is proposed for a home use VCR system. The proposed method has the ability of frequency tracking of a wide range. Implemented with digital circuits, the system is to be used in a digital video system and saves the cost of a hardware compared with a conventional analog automatic frequency control method using several PLL's in case of making home use VCR systems compatible with several TV systems.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 추계종합학술대회 논문집(2)
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• pp.212-215
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• 2000

This paper introduces to design analog circuits with Verilog-A. It is a tool for design and simulation of analog ICs in behavioral level. Verilog-A has been already established standard and used to IP development in USA. We have proved the possibility of Verilog-A by comparing with measurement data of a fabricated 235MHz PLL circuit. This paper also describes another advantage of Verilog-A.