• 대한전자공학회논문지TC
• /
• 제42권4호
• /
• pp.1-6
• /
• 2005

본 논문에서는 송신기와 수신기의 구현에 있어서 많은 장점을 제공하는 직접 확산-주파수(DSSS-FSK) 변조를 제안한다. 주파수 변조를 사용하여, 직접 확산 통신에서도 주파수합성기(PLL)를 이용한 송신기의 구현이 가능하므로 저전력, 저가격이 가능하다. 또한, 반송과 인접 대역에 정보를 전송하지 않아서 직접변환방식 수신기(DCR)의 구현을 용이하게 한다 한편, DSSS-FSK 신호를 위한 최적 동기 검파와 반동기 상관 검파 구조를 제안하고 그 성능을 분석한다. 매우 큰 반송파 주파수오프셋에서도 우수한 비트오율성능을 가지기 위해서, 분할 반동기 상관 검파 구조를 제안하고 성능을 분석한다.

• 전자공학회논문지SC
• /
• 제46권1호
• /
• pp.63-67
• /
• 2009

전하 펌프의 전류 부정합은 위상 고정 루프의 주파수 성분에 기준 스퍼를 발생시킴으로써 특성을 떨어뜨리게 한다. 전류 부정합은 캐스코드 출력단과 같이 전하 펌프의 출력 저항을 높여줌으로써 감소시킬 수 있다. 그러나 공급 전압이 낮아짐에 따라 트랜지스터를 쌓기 힘들어지게 된다. 본 논문에서는 전류 부정합을 줄이기 위한 새로운 방법을 제안하였다. 제안한 방법은 출력 단의 채널 길이 변조에 의한 전류 변화를 피드포워드 방식으로 보상해 주는 것이다. 새로운 방법에 대한 시뮬레이션은 CMOS $0.18{\mu}m$ 공정을 이용하였다.

• JSTS:Journal of Semiconductor Technology and Science
• /
• 제17권4호
• /
• pp.552-560
• /
• 2017

This paper presents a transceiver chipset realized in a $0.13-{\mu}m$ CMOS technology for serial digital interface of video data transmission, which compensates the electrical cable loss of 45 dB in maximum at 1.5 Gbps. For the purpose, the TX equips pre-emphasis in the main driver by utilizing a D-FF with clocks generated from a wide-range tuning PLL. In RX, two-stage continuous-time linear equalizers and a limiting amplifier are exploited as a front-end followed by a 1/8-rate CDR to retime the data with inherent 1:8 demultiplexing function. Measured results demonstrate data recovery from 270 Mbps to 1.5 Gbps. The TX consumes 104 mW from 1.2/3.3-V supplies and occupies the area of $1.485mm^2$, whereas the RX dissipate 133 mW from a 1.2-V supply and occupies the area of $1.44mm^2$.

• 전력전자학회논문지
• /
• 제10권3호
• /
• pp.241-247
• /
• 2005

본 논문에서는 플라이휠의 저장에너지를 이용한 다이나믹 무정전 전원장치를 제안하고 동작기능을 분석하였다. 배터리를 에너지 저장요소로 사용하고 있는 기존의 무정전 전원장치에 비해 플라이휠 방식의 무정전 전원장치는 수명이 길고, 효율이 높으며, 환경공해가 거의 없으며, 크기도 작고, 특히 유지보수 비용이 현저히 작다는 장점을 갖는다. 무정전 기능뿐 아니라 전압보상 기능도 갖는 시스템에 대한 동작특성을 해석하였으며, 순간정전 후 전압이 복귀되는 시점에서의 위상변동을 신속히 추종하는 특성도 살펴보았다. 시뮬레이션과 실험을 통해서 시스템의 유용성을 검증하였다.

• 한국통신학회논문지
• /
• 제25권12B호
• /
• pp.2141-2153
• /
• 2000

본 논문에서는 DMT 기반의 xDSL 시스템의 수신단에서 발생하는 샘플링 위상 옵셋과 샘플링 주파수 옵셋에 의한 타이밍 오류를 분석한 후, 디지털 수신기에서 이를 보상하기 위한 비동기식 샘플링(full digital PLL) 방식을 제안한다. 기존의 논문에서는 DMT 방식의 xDSL 시스템에서 샘플링 위상 옵셋을 delay-rotor 특성을 이용한 주파수영역 위상 회전기로 보상하는 비동기식 샘플링 방식을 제안한 바 있다. 그러나 수신단에서 샘플링 시 존재하는 타이밍 오류로 인해 저역통과 필터링된 수신신호는 더 이상 delay-rotor 특성이 성립하지 않아 성능이 크게 저하된다. 본 논문에서는 샘플링 위상 옵셋을 완벽하게 보상할 수 있는 데이터 구간의 환형 컨벌루션화(circular convolution) 방식을 제안한다. 또한 샘플링 위상 옵셋과 샘플링 주파수 옵셋이 동시에 존재하는 경우 이를 보상할 수 있는 개선된 시간/주파수 혼성영역 보상방식을 제안한다. 또한 추가의 오버헤드를 사용하지 않고 샘플링 위상 옵셋과 샘플링 주파수 옵셋을 보상할 수 있는 시간영역 보상방식을 제안한다. 마지막으로 DMT 방식의 ADSL 시스템에 본 논문에서 제안된 비동기식 샘플링 방식들을 적용하여 모의실험을 통해 성능을 분석하고 기존의 방식과 비교하여 성능의 우수성을 확인한다.

• 대한전기학회논문지:시스템및제어부문D
• /
• 제55권12호
• /
• pp.526-533
• /
• 2006

In this paper, we presented the synchronization module between RF shower system and RFID Reader to extend interrogating range on Mobile RFID system, Costas Loop and FPLL(Frequency/phase Lock Loop) were used. We achieved compromised range of 3MHz locking frequency, 1ms locking time and figured out remarkable Hopping frequency of the Reader. The prototype of the new designed RFID system has been tested with ISO18000-6 type-B Tag. The read range between designed RFID Reader and Tag has been measured, it increased triple times by adjusting the Shower system output level.

• 전자공학회논문지
• /
• 제51권6호
• /
• pp.63-70
• /
• 2014

본 논문에서는 낮은 분주비의 분주기를 갖는 위상고정루프에 주파수 체배기를 이용하여 잡음 특성을 개선한 위상고정루프 클럭 발생기를 제안하였다. 전압제어발진기에서 각 지연단의 지연 정도를 지연변화-전압 변환기를 이용하여 전압의 형태로 출력한다. 평균값 검출기를 이용하여 지연변화-전압 변환기 출력 전압의 평균값을 만들어 지연단의 위상 흔들림을 제어하는 전압으로 인가하여 지터를 줄일 수 있다. 제안된 클럭 발생기는 1.8V $0.18{\mu}m$ CMOS 공정을 이용하여 시뮬레이션은 출력 신호의 peak-to-peak 지터값은 11.3 ps이었다.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2008년도 하계종합학술대회
• /
• pp.469-471
• /
• 2008

전하 펌프는 위상 고정 루프의 성능에 영향을 준다. 전하 펌프 설계에 있어서 전류 부정합, 전하 공유, 전하 주입, 누설 전류 등을 고려할 필요가 있다. 본 논문에서는 기존의 고속 전하 펌프의 전류 정합성을 개선한 새로운 전하 펌프 회로를 제안하였다. 전류 부정합을 줄이기 위해 주로 사용되는 간단한 방법으로는 캐스코드를 이용하여 전하 펌프의 출력 저항을 증가시키는 방법이 있다. 그러나 캐스코드 방법을 사용하면 전하펌프의 출력 범위에 제약을 받게 되므로 전원 전압이 낮아짐에 따라 적용하기가 힘들어진다는 단점이 있다. 따라서 본 논문에서는 캐스코드를 적용하지 않고 연산증폭기를 사용하여 전하펌프의 출력 범위 전체에서 우수한 전류 정합 특성을 갖는 회로를 제안하였다.

• 제어로봇시스템학회논문지
• /
• 제11권7호
• /
• pp.644-650
• /
• 2005

The expected positioning accuracies of civil users utilizing modernized GPS and Galileo are derived using the error analysis in this paper. Since, in general, the performance of DLL, PLL and FLL is proportional to chip lengths and wavelengths, the positioning accuracies from various measurements of modernized GPS and Galileo are derived as function of chip length and wavelength. These results are compared with that from GPS Ll measurement. In absolute positioning, compared to GPS C/A code only case, more than 17 times performance improvement is expected when all civil code signals of modernized GPS and Galileo (L1, L2, L5, E1, E5A and E5B) are used. In relative positioning, compared to GPS L1 carrier phase only case, more than 2 times performance improvement is expected when all civil signals of modernized GPS and Calileo are used. Furthermore, the relationship between GDOP and RGDOP in single frequency case is expanded to general case where multiple frequencies and both code and carrier phase measurements are used.

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2002년도 ITC-CSCC -2
• /
• pp.1296-1299
• /
• 2002

We implemented a CD signal processor operated on a CAV 48-speed CD-ROM drive into a VLSI. The CD signal processor is a mixed mode monolithic IC including servo-processor, data recovery, data-processor, and I-bit DAC. For servo signal processing, we included a DSP core, while, for CAV mode playback, we adopted a PLL with a wide recovery range. Data processor (DP) was designed to meet the yellow book specification.［2］So, the DP block consists of EFM demodulator, C1/C2 ECC block, audio processor and a block transferring data to an ATAPI chip. A modified Euclid's algorithm was used as a key equation solver for the ECC block To achieve the high-speed decoding, the RS decoder is operated by a pipelined method. Audio playability is increased by playing a CD-DA disc at the speed of 12X or 16X. For this, subcode sync and data are processed in the same way as main data processing. The overall performance of IC is verified by measuring a transfer rate from the innermost area of disc to the outermost area. At 48-speed, the operating frequency is 210 ㎒, and this chip is fabricated by 0.35 um STD90 cell library of Samsung Electronics.