• 전자공학회논문지 IE
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• 제47권2호
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• pp.1-7
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• 2010

이 논문에서는 PLL에 기반한 주파수 합성기의 구현에 있어서 전력 소모를 줄이기 위한 저전력 디지털 PLL의 구조 및 설계에 대하여 기술한다. 제안된 구조의 디지털 PLL에서는 초기 주파수 비교를 위하여 광대역 디지털 로직 직교상관기를 사용 하고, 최종 주파수 비교를 위하여 저전력 특성을 갖는 협대역 디지털 로직 직교상관기를 사용하여 디지털 제어 발진기의 주파수가 제어되도록 하였다. 또한 동작하지 않는 디지털 블록의 전력을 최소화하는 회로 기법을 적용함으로써 대기 전력 소모를 추가적으로 줄일 수 있도록 하였다. 제안된 디지털 PLL의 동작 및 저전력 특성은 MOSIS 1.8V $0.35{\mu}m$ CMOS 공정 조건에서 MyCAD를 이용한 설계 및 모의실험을 통해 검증하였으며, 20% 정도의 전력 소모 감소 효과를 확인하였다.

• 전력전자학회논문지
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• 제13권2호
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• pp.145-151
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• 2008

본 논문에서는 계통 전압이 불평형인 경우에 정확한 위상각을 검출할 수 있는 정상분 전압 관측기를 이용한 PLL(Phase Locked Loop) 방법을 제안한다. 제안된 PLL 방법은 기존의 전역 통과 필터(APF, All Pass Filter)를 이용하여 불평형 전원전압으로부터 정상분 전압을 구하는 것과는 달리 전차원 상태관측기를 사용함으로써 불평형사고 발생 시 추정위상각의 과도상태 응답특성을 개선하였다. 기존의 정상분 전압 추출 PLL 방법과 본 논문에서 제안된 PLL 방법의 성능을 비교하기 위해, 전원단 전압에 불평형 사고 발생시 위상각을 검출하는 실험을 하였고, 이를 통해 기존의 전역 통과 필터를 이용한 정상분 전압 추출 PLL 방법보다 제안된 전차원 상태관측기를 이용한 정상분 전압 추출 PLL 방법의 과도상태 응답특성이 개선됨을 입증하였다.

• 전력전자학회논문지
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• 제23권4호
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• pp.231-239
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• 2018

The phase-locked loop (PLL) is widely used in grid-tie inverter applications to achieve a synchronization between the inverter and the grid. However, its performance deteriorates when the grid voltage is not purely sinusoidal due to the harmonics and the frequency deviation. Therefore, a high-performance PLL must be designed for single-phase inverter applications to guarantee the quality of the inverter output. This paper proposes a simple method that can improve the performance of the PLL for the single-phase inverter under a non-sinusoidal grid voltage condition. The proposed PLL can accurately estimate the fundamental frequency and theta component of the grid voltage even in the presence of harmonic components. In addition, its transient response is fast enough to track a grid voltage within two cycles of the fundamental frequency. The effectiveness of the proposed PLL is confirmed through the PSIM simulation and experiments.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2017년도 추계학술대회
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• pp.7-8
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• 2017

The Phase-Locked Loop (PLL) is widely used in grid-tie inverter applications to achieve the synchronization between the inverter and the grid. However, its performance is deteriorated when the grid voltage is not pure sinusoidal due to the harmonics and the frequency deviation. Therefore it is important to design a high performance phase-locked loop (PLL) for the single phase inverter applications to guarantee the quality of the inverter output. In this paper a simple method to improve the performance of the PLL for the single phase inverter is proposed. The proposed PLL is able to accurately estimate the fundamental frequency component of the grid voltage even in the presence of harmonic components. In additional its transient response is fast enough to track a change in grid voltage within two cycles of the fundamental frequency. The effectiveness of the proposed PLL is confirmed through the PSIM simulation and experiments.

• 한국통신학회논문지
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• 제17권5호
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• pp.460-471
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• 1992

본 논문에서는 최근에 주로 사용되는 디지털 PLL중 Tri-State 방식과 sample-Hold 방식을 사용한 PLL루프의 시간 불연속 동작을 묘사하기 위한 새로운 모델을 설정하여 비선형 PLL의 안정도 해석을 Z영역에서 하였으며 과도응답을 구하기 위한 상태방정식을 유도하였다. 종래에는 디지털 PLL의 시간 불연속 동작을 시간 연속 동작으로 근사화 시켜 선형적 해석을 하므로써 실제로는 시간 불연속 동작을 하는 디지털 PLL의 불안정한 영역을 정확히 찾아내지 못하였으나 새로운 모델에 의한 Z영역에서의 해석에서는 시간연속 해석에서 발견할 수 없었던 불안정 영역을 밝혀냄으로써 디지털 PLL의 최적 설계가 가능하도록 루프계수의 한계를 구하였다.

• 조명전기설비학회논문지
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• 제19권1호
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• pp.175-181
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• 2005

본 논문에서는 자동화 시스템의 고속 정밀 제어를 위한 퍼지-PLL 제어기를 제안한다. 기존의 PLL 제어기는 넓은 데드존 때문에 지터 잡음을 발생하고, 긴 지연시간 때문에 고속 동작의 정밀제어에는 부적합 하다. 본 논문에서는 이러한 문제를 해결하기 위하여, 제어영역을 고속 제어와 정밀제어 영역으로 구분한다. 먼저 퍼지 제어 기법을 적용하여 신속한 과도응답을 수행하고, 오차가 설정된 범위에 진입하면 새로운 위상 주파수 검출기를 설계한 PLL 제어기를 사용하여 정밀제어를 수행한다. 제안된 다중 구조의 위상 주파수 검출기는 데드존과 지터 잡음을 개선하고, 상승 에지에서 동작하는 P-PFD와 하강 에지에서 동작하는 N-PFD로 구성하여 PLL의 응답 특성을 향상 시킨다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2014년도 전력전자학술대회 논문집
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• pp.445-446
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• 2014

계통 연계형 3상 인버터는 계통과 연계 운전을 위해 전력 계통과 동기화시키는 PLL 알고리즘을 사용하게 된다. 본 논문에서는 정상분 전압을 추출하는 PLL 사용을 전제로 계통 전압의 센싱 옵셋이 발생한 경우 PLL 알고리즘을 안정적으로 동작시키기 위한 PLL 보상 방법을 제안한다.

• 한국통신학회논문지
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• 제19권10호
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• pp.1872-1879
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• 1994

Ku-Band주파수 합성기를 PLL과 주파수 체배 방법을 이용하여 설계 및 제작하였다. 안정된 약 1 GHz의 주파수를 합성하기 위해 PLL 회로의 설계 과정 및 동작 특성을 제어이론을 바탕으로 고찰하였다. 안정된 약 1 GHz PLL 회로에 주파수 2 체배기, 주파수 8 체배기를 연결하여 Ku-Band 주파수를 합성하였다. 실험결과를 통하여 Ku-Band 주파수 합성기 설계 방법의 타당성을 확인하였다.

• ETRI Journal
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• 제34권4호
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• pp.518-526
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• 2012

This paper proposes LC voltage-controlled oscillator (VCO) phase-locked loop (PLL) and ring-VCO PLL topologies with low-phase noise. Differential control loops are used for the PLL locking through a symmetrical transformer-resonator or bilaterally controlled varactor pair. A differential compensation mechanism suppresses out-band spurious tones. The prototypes of the proposed PLL are implemented in a CMOS 65-nm or 45-nm process. The measured results of the LC-VCO PLL show operation frequencies of 3.5 GHz to 5.6 GHz, a phase noise of -118 dBc/Hz at a 1 MHz offset, and a spur rejection of 66 dBc, while dissipating 3.2 mA at a 1 V supply. The ring-VCO PLL shows a phase noise of -95 dBc/Hz at a 1 MHz offset, operation frequencies of 1.2 GHz to 2.04 GHz, and a spur rejection of 59 dBc, while dissipating 5.4 mA at a 1.1 V supply.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2018년도 전력전자학술대회
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• pp.150-152
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• 2018

계통 사고 시 계통연계형 인버터에 대한 각국의 계통 규정(Grid Code)이 더욱 엄격해 지고 있다. 계통 규정은 특히, 계통 내 저전압 사고로 인한 인버터 운전계속성(Low Voltage Ride Through, LVRT)뿐만 아니라 0 전압 사고 시 운전계속성(Zero Voltage Ride Through, ZVRT)을 통해 인버터가 계통 안정화에 기여할 것을 요구하고 있다. 계통연계형 인버터는 계통전압과 인버터 출력 위상을 일치시키는 PLL제어가 적용되며 본 논문에서는 위상 추종이 어려운 0 전압 상황에서도 안정적인 위상 추종 및 인버터 출력이 가능한 PLL 방법을 제안한다. 단상 인버터에 Notch filter-PLL, APF를 이용한 dq-PLL, 및 SOGI-PLL(Second-order Generalized Intergrator)을 적용하고 독일, 미국, 및 일본의 0 전압 상황에 대해 시뮬레이션과 실험을 진행하여 제안한 PLL 기법의 ZVRT 유효성을 확인하였다.