• 전자공학회논문지
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• 제50권7호
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• pp.131-139
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• 2013

기존 전기적 상호 연결을 사용한 네트워크-온-칩(Network-on-Chip, NoC)의 전력 및 성능 한계를 보완하고자 광학적 상호연결을 이용하는 하이브리드 광학 네트워크-온-칩(HONoC)이 등장하였다. 하지만 HONoC에서는 광학적 소자 특성으로 인해 서킷 스위칭을 사용함으로써 경로 충돌이 빈번하게 발생하며 이로 인해 지연 시간 불균형의 문제가 심화되어 전체적인 시스템 성능에 악영향을 미치게 된다. 본 논문에서는 경로 충돌을 최소화 시켜 지연 시간을 최적화 할 수 있는 새로운 태스크 매핑 알고리즘을 제안하였다. HONoC 환경에서 태스크를 각 Processing Element (PE)에 할당하고 경로 충돌을 최소화하며, 부득이한 경로 충돌의 경우 워스트 케이스 (worst case) 지연 시간을 최소화 할 수 있도록 하였다. 모의실험 결과를 통해 무작위 매핑 방식, 대역폭 제한 매핑 방식과 비교하여, 제안된 알고리즘이 $4{\times}4$ 메시 토폴로지에서는 평균 43%, $8{\times}8$ 메시 토폴로지에서는 평균 61%의 지연 시간 단축 효과가 있음을 확인할 수 있었다.

• 한국통신학회논문지
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• 제29권4A호
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• pp.415-422
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• 2004

근거리무선통신(Dedicated Short Range Communication, DSRC)은 근거러 영역의 노변장치(Road Side Equipment, RSE)와 차량탑재장치(On-Board Equipment, OBE)와의 고속통신을 수행하는 통신시스템이며, 대부분의 지능형교통시스템 서비스는 근거리무선통신에 의해 제공될 것으로 보인다. 본 논문에서는 근거리무선통신 수신기용 하향믹서를 설계 및 제작하였다. 설계된 하향믹서는 믹서코어 회로와 더불어 RF/LO 입력 정합 회로, RF/LO 입력 발룬 회로와 IF 출력 발룬 회로가 온칩으로 구현되었다. 제작된 하향믹서는 1.9 mm${\times}$1.3 mm의 크기를 가지며, 7.5 ㏈의 전력변환이득과 －2.5 ㏈m의 lIP3, 46 ㏈의 LO to RF isolation, 56 ㏈의 LO to IF isolation, 3.0 V의 공급전압 하에서 21 mA의 전류소모로 측정되었다.

• 한국통신학회논문지
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• 제30권4A호
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• pp.350-357
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• 2005

근거리무선통신 (Dedicated Short Range Communication, DSRC)은 지능형교통시스템 서비스 제공을 위한 통신 수단으로, 수 미터에서 수백 미터인 근거리 영역의 노변장치(Road Side Equipment, RSE)와 차량탑재장치(On-Board Equipment, OBE)와의 양방향 고속통신을 수행하는 통신시스템이다. 본 논문에서는 SiGe HBT 공정을 이용하여 근거리무선통신 송신기용 5.8 GHz 상향믹서를 설계 및 제작하였다. 설계된 상향믹서는 믹서코어 회로와 더불어 IF/LO/RF 입출력 정합 회로, IF/LO 입력 발룬 회로와 RF 출력 발룬 회로가 단일칩으로 구현되었다. 제작된 상향믹서는 $2.7 mm\times1.6mm$의 크기를 가지며, 3.5 dB의 전력변환이득과 -12.5 dBm의 OIP3, 42 dB의 LO to E isolation, 38 dB의 LO to RF isolation, 3.0 V의 공급전압 하에서 29 mA의 전류소모로 측정되었다.

• Transactions on Electrical and Electronic Materials
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• 제14권2호
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• pp.63-66
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• 2013

This paper describes the highly productive process technologies of microprobe arrays, which were used for a probe card to test a Dynamic Random Access Memory (DRAM) chip with fine pitch pads. Cantilever-type microprobe arrays were fabricated using conventional micro-electro-mechanical system (MEMS) process technologies. Bonding material, gold-tin (Au-Sn) paste, was used to bond the Ni-Co alloy microprobes to the ceramic space transformer. The electrical and mechanical characteristics of a probe card with fabricated microprobes were measured by a conventional probe card tester. A probe card assembled with the fabricated microprobes showed good x-y alignment and planarity errors within ${\pm}5{\mu}m$ and ${\pm}10{\mu}m$, respectively. In addition, the average leakage current and contact resistance were approximately 1.04 nA and 0.054 ohm, respectively. The proposed highly productive microprobes can be applied to a MEMS probe card, to test a DRAM chip with fine pitch pads.

• 한국정보통신학회논문지
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• 제6권3호
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• pp.410-415
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• 2002

본 논문에서는 ISDN 망에서 통신 단말용으로 구현된 시스템-온-칩과 이 칩을 활용하여 설계 제작된 ISDN 단말에 관해 기술한다. ISDN 단말의 여러 가지 기능이 통합되어 구현된 본 논문의 ISDN 시스템-온-칩은 32비트 ARM7TDMI RISC 코아 프로세서부, 네트워크 인터페이스를 위해 ISDN S/T-정합부, 각종 톤 발생과 음성 신호를 PCM 데이터로 변환하기 위한 음성 코덱부 및 user와 인터페이스를 위한 PC 정합부로 구성되어 있다. 또한 이 칩을 활용하여 ISDN 통신단말을 구성하기 위한 소프트웨어 구조와 및 서비스절차 에 대해 기술하며, 끝으로 구현된 통신단말의 구조에 관해 살펴본다.

• 제어로봇시스템학회논문지
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• 제22권8호
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• pp.671-677
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• 2016

A Controller Area Network (CAN) is a serial communication protocol that is highly reliable and efficient in many aspects, such as wiring cost and space, system flexibility, and network maintenance. Therefore, it is chosen for the communication protocol between a single chip controller based on Field Programmable Gate Array (FPGA) and peripheral devices. In this paper, the design and implementation of CAN IP, which is written in VHSIC Hardware Description Language (VHDL), is presented. The implemented CAN IP is based on the CAN 2.0A specification. The CAN IP consists of three processes: clock generator, bit timing, and bit streaming. The clock generator process generates a time quantum clock. The bit timing process does synchronization, receives bits from the Rx port, and transmits bits to the Tx port. The bit streaming process generates a bit stream, which is made from a message received from a micro controller subsystem, receives a bit stream from the bit timing process, and handles errors depending on the state of the CAN node and CAN message fields. The implemented CAN IP is synthesized and downloaded into SmartFusion FPGA. Simulations using ModelSim and chip test results show that the implemented CAN IP conforms to the CAN 2.0A specification.

• 전기학회논문지
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• 제57권3호
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• pp.488-493
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• 2008

This paper represents a dual-mode type transmission technique for a high reliable narrow-band power line communication(PLC) modem, and its design and implementation of a system-on-chip(SoC). The proposed transmission technique is based on a Chirp modulation for the purpose of overcoming time variations of power line channel environments in the narrow-bandwidth of the frequency range of 95-145.5 kHz. The designed modem is fabricated utilizing a mixed 0.18 ${\mu}m$ CMOS technology. Especially, according to the power line channel environments the data transmission rate can be selectively changed into 2.5 kbps and 480 bps. The total hardware complexity of the implemented chip is about 50,000 gates, the power consumption is about 26mW, and the operating frequency is up to 5.12 MHz.

• 한국멀티미디어학회논문지
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• 제23권2호
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• pp.293-300
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• 2020

Since the communication networks like the Internet collapses at disaster and calamity sites, a maintenance system that can be operated offline is required for the maintenance of various facilities. In this paper, we propose a system that memory tags attached on the facilities may transmit the emergency manual to a smart-phone, and the smart phone displays it off-line. The main issue is to design low energy mode memory tags. This study presents two kinds of methods and analyzes each's energy consumption mode. The first one is to develop memory tags by using one chip, and the next one is to design memory tags by forming multi-modules. Both ways show proper application fields under the low energy mode. This research selects the off-line maintenance system by using one chip design, and proposes the direction of contents for enhancing the effectiveness of the system. And we expect that this memory tags will be valuable for disaster scenes as well as battle fields.

• 한국정보통신학회논문지
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• 제15권3호
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• pp.632-638
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• 2011

본 논문은 고주파 시스템 온 칩 응용을 위한 온 칩 검사 대응 설계 (Design-for-Testability, DFT) 회로를 제안한다. 이러한 회로는 고주파 회로의 주요 성능 변수들 즉, 입력 임피던스, 전압이득, 잡음지수, 입력 전압 정재비 (VSWRin) 및 출력 신호대 잡음비 (SNRout)를 고가의 장비없이 측정 가능하다. 이러한 고주파 검사 회로는 DFT 칩으로부터 측정된 출력 DC 전압에 실제 고주파 소자의 성능을 제공하는 자체 개발한 이론적인 수학적 표현식을 이용한다. 제안한 DFT 회로는 외부 장비를 이용한 측정 결과와 비교해 볼 때 고주파 회로의 주요 성능 변수들에 대해 5.25GHz의 동작주파수에서 2%이하의 오차를 각각 보였다. DFT 회로는 고주파 소자 생산뿐만 아니라 시스템 검사 과정에서 칩들의 성능을 신속히 측정할 수 있으므로 불필요한 소자 복사를 위해 소요되는 엄청난 경비를 줄일 수 있으리라 기대한다.

• 한국정보통신학회논문지
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• 제14권3호
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• pp.754-766
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• 2010

무선 통신 프로토콜에서 하위 계층을 담당하는 부분은 네트워크 디바이스이다. 네트워크 디바이스는 하드웨어/소프트웨어로 구성되기 때문에 시스템-온-칩 시뮬레이터를 이용하여 설계할 수 있다. 하지만 네트워크 디바이스는 다양한 상위 계층 통신 프로토콜과 상호 동작하기 때문에 시스템-온-칩 시뮬레이터뿐 아니라 네트워크 시뮬레이터의 지원이 필요하다. 그러므로 이 두개의 시뮬레이터를 결합하면, 이러한 요구를 만족하는 네트워크 디바이스의 개 발 환경이 될 수 있다. 본 논문에서는 이러한 환경을 제공하는 통합 시뮬레이터를 제안한다. 제안하는 통합 시뮬레이터는, 통합으로 인한 성능 저하가 발생하지 않는다. 또한, 각 시뮬레이터의 커널 구현에 독립적이므로 통합이 용이하다.