• 한국멀티미디어학회논문지
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• 제3권2호
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• pp.192-200
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• 2000

8비트와 16비트 마이크로 프로세서는 소규모 제어기기에 많이 사용되고 있다. 이러한 실장 제어용 마이크로 프로세서는 CP와 메모리 및 입출력 회로가 하나의 반도체에 집적되어야 하므로 회로가 간단하고, 코드 밀도가 높은 것이 요구되고 있다. 본 논문에서는 코드 밀도가 높은 EISC(Extendable Instruction Set Computer)구조를 가지는 16비트 마이크로 프로세서인 SE1608을 제안한다. SE1608은 8개의 범용 레지스터를 가지며, 16비트 고정 길이 명령어, 짧은 오프셋 인덱스 어드레싱과 짧은 상수 오퍼랜드 명령어를 가지며, 확장 레지스터와 확장 프래그를 사용하여 오프셋 및 상수 오퍼랜드를 확장할 수 있다. SE1608은 FPGA로 구현하여 약 12,000 게이트가 소요되었으며, 8MHz에서 모든 기능이 정상적으로 동작하는 것을 확인하였고, 크로스 어셈블러와 크로스C /C++컴파일러 및 명령어 시뮬레이터를 설계하고 동작을 검증하였다. SE1608의 코드 밀도는 16비트 마이크로 프로세서인 H-8300의 140%, NM10200의 115%로 현격하게 높은 장점을 가진다. 따라서 하드웨어가 간단하고, 프로그램 메모리 크기가 작아지므로 실장 제어용 마이크로 프로세서에 적합하여 폭 넓은 활용이 기대된다.

• 대한전자공학회논문지SD
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• 제48권11호
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• pp.27-33
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• 2011

최근 디스플레이 시장이 성장하며 많은 디스플레이 장치에서 디지털 디스플레이 인터페이스를 지원하고 있는 추세다. 디스플레이포트는 차세대 디스플레이 인터페이스로서 PC, 프로젝터 및 고해상도 콘텐츠 응용 프로그램 등에 광범위하게 사용되는 연결 솔루션으로 개발이 되었으며 본 논문은 디스플레이포트 v1.1a 표준에 적합한 메인 링크의 동작을 기초로 하여 멀티플 비디오 스트리밍을 구현함으로써 디스플레이 포트의 한계점으로 지적되고 있는 Source Device와 Sink Device간의 인터페이스뿐만이 아닌 Sink Device와 Sink Device간의 인터페이스를 통해 2개 이상의 다른 이미지 데이터를 디스플레이 포트 v1.1a 표준에서 명시되어있는 4개의 Lane에서 별도의 Lane의 추가 없이 한 번에 전송함으로 2대 이상의 디스플레이 장치에 출력이 가능하도록 구현하였다. 설계된 시스템은 Verilog HDL로 설계 되었으며, 설계된 멀티플 비디오 스트리밍 IP는 Altera Audio/Video 개발 보드(Stratix II GX FPGA Chip)를 이용하여 Quartus II 소프트웨어를 이용해 합성한 결과 6,222 ALUTs와 6,686 레지스터, 999,424 비트의 메모리를 사용하였으며, 최대 동작 속도는203MHz의 성능을 확인 하였다.

• 대한전자공학회논문지SD
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• 제42권4호
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• pp.61-68
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• 2005

MPEG-2 오디오 압축방식인 AAC(Advanced Audio Coding) LC(Low Complexity) 스테레오 부호화기를 고속으로 구현할 수 있는 칩을 32비트 DSP 코어를 기반으로 설계하고 0.25um CMOS 기술을 이용하여 제작하였다. 계산량과 메모리 용량을 줄이기 위하여 알고리즘 구현방법 측면에서 최적화를 하였으며, FFT(Fast Fourier Transform)를 하드웨어로 구현하여 고속화하였다. 제작된 칩의 크기는 $7.20\times7.20 mm^2$ 이었으며 등가 게이트는 약 830,000 이었으며 70MIPS 이내에서 AAC 부호화를 할 수 있음을 확인하였다.

• 대한전자공학회논문지SD
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• 제37권11호
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• pp.74-84
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• 2000

본 논문은 TMS320C30과 호환되는 DSP(Digital Signal Processor)를 설계하고 구현하는 과정을 다룬다. 구조 설계를 위하여 DSP의 파이프라인 사이클마다 일어나는 일을 정의하기 위한 CBS(Cycle Based Simulator)를 구현하였다. CBS는 특정 명령어가 수행되기 위한 기능블럭의 동작, 제어신호 값, 각종 레지스터 값, 메모리 값 내부 버스의 값들을 제공해 주기 때문에 VHDL 코딩시의 중요한 레퍼런스가 된다. 논리 설계는 VHDL을 사용하였다. 설계된 DSP 검증을 위하여 논리 시뮬레이션 및 하드우ㅔ어 에뮬레이션을 하였다. 설계된 DSP는 0.6${\mu}m$ CMOS 라이브러리를 이용하여 구현하였다. 칩 복잡도는 45만 게이트이며 칩 크기는 $9{\times}9mm^2$이고 동작 속도는 20 MIPS이다. 제작된 칩을 이용하여 114종 명령에서 109개의 명령어와 13종의 알고리즘을 수행시켜 정상적으로 동작하는 것을 확인하였다.

• 전자공학회논문지S
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• 제36S권11호
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• pp.34-43
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• 1999

본 논문에서는 디지털 복합기에 사용할 수 있는 고속 영상처리 프로세스를 설계 및 구현하였다. 제안된 영상 처리 프로세스는 단일화 된 데이터 경로를 가진 이진화 알고리듬 아키텍쳐를 가진다. 외부 메모리 용량을 최소화하기 위해 화소별 파이프라인 구조를 가지고 있다. 쉐이딩 보정, 감마 보정, 자동이득조절과 같은 전처리 기능을 수행하고 CCD와 CIS를 구동한다. 전처리된 데이터는 확대/축소 과정을 거치고 다양한 이진화 알고리듬에 의해 이진화된다. 내장된 이진화 알고리듬은 단순이진화, 고대역 통과 필터링, 디더링, 오차확산법, 임계값이동 오차확산법이다. 이들 알고리듬의 구현은 임계값 이동 오차확산법에 기반을 두고 동일한 동작을 하는 회로들을 공유하도록 데이터 경로를 설계하였다. 이 구조를 구현함에 의해 제어의 복잡도와 게이트 카운터를 줄일 수 있다.

• 대한전자공학회논문지SD
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• 제45권12호
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• pp.47-56
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• 2008

최근 대두되고 있는 유비쿼터스(ubiquitous) 환경과 같이 어느 곳, 어느 때, 누구든지 원하는 정보를 획득할 수 있는 무선 네트워킹의 구축을 위해서는 반드시 필요한 기술로 RFID 시스템은 기본적으로 정보를 저장하고 있는 태그(tag, transponder)를 아이템에 부착하고, 리더(reader)는 라디오(radio) 주파수를 이용하여 태그에 저장하고 있는 고유 번호 (identification number) 등의 정보를 읽어 낸다. 본 논문은 FeRAM을 내장한 EPCglobal UHF 태그 칩 설계에 관한 내용이다. 태그 칩의 구성은 메모리, 아날로그, 디지털 3부분으로 나눌 수 있는데 디지털 부분에서 전력 소모를 줄이는 방법으로 순차적인 데이터 처리 구조에 게이티드 클록(gated clock)을 사용하여 해당 모듈의 동작에 의한 동적 전력 소모량을 최대한 줄였다. 태그는 $0.25{\mu}m$ CMOS 공정을 사용하여, 잔류 분극 값이 $32{\mu}C/cm^2$, 3V 인가전압에서 $2.5{\times}10^{-6}A/cm^2$ 누설 전류를 가진 ferrocapacitance를 사용하고 있다. 태그의 면적은 절단선을 포함하여 $750{\mu}m{\times}750{\mu}m$이며, 태그 소모 전력은 인가전압 2V에서 약 $17.8{\mu}W$이다.

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송공학회 2003년도 정기총회 및 학술대회
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• pp.69-72
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• 2003

This paper presents a signal processing IC for digital HDTV, which is designed to operate in bunt-in HDW or in HD-set-top Box. The chip supports de-multiplexing an ISO/IEC 13818-1 MPEG-2 TS stream. It decodes MPEG-2 MP@HL video bitstream, and provides high-quality scaled video for display on HDTV monitor. The chip consists of ARM7TDMI for TS-Demux, PCI interface, Audio interface, MPEG2 MP@HL video decoder Display processor, Graphic processor, Memory controller, Audio int3face, Smart Card interface and UART. It is fabricated using Sam sung's 0.18-um and the package of 492-pin BGA is used.

• Journal of Information Processing Systems
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• 제17권1호
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• pp.51-62
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• 2021

On-chip caches of graphics processing units (GPUs) have contributed to improved GPU performance by reducing long memory access latency. However, cache efficiency remains low despite the facts that recent GPUs have considerably mitigated the bottleneck problem of L1 data cache. Although the cache miss rate is a reasonable metric for cache efficiency, it is not necessarily proportional to GPU performance. In this study, we introduce a second key determinant to overcome the problem of predicting the performance gains from L1 data cache based on the assumption that miss rate only is not accurate. The proposed technique estimates the benefits of the cache by measuring the balance between cache efficiency and throughput. The throughput of the cache is predicted based on the warp occupancy information in the warp pool. Then, the warp occupancy is used for a second bypass phase when workloads show an ambiguous miss rate. In our proposed architecture, the L1 data cache is turned off for a long period when the warp occupancy is not high. Our two-level bypassing technique can be applied to recent GPU models and improves the performance by 6% on average compared to the architecture without bypassing. Moreover, it outperforms the conventional bottleneck-based bypassing techniques.

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송공학회 2014년도 하계학술대회
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• pp.163-165
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• 2014

In this paper, we propose a world's first programmable video processing platform for video quality enhancement of 8K ($7680{\times}4320$) UHD (Ultra High Definition) TV at 60 frames per second. To support huge computation and memory bandwidth of video quality enhancement for 8K resolution, the proposed platform has unique features like symmetric multi-cluster architecture for data partitioning, ring data-path between clusters to support data pipelining, on-the-fly processing architecture to reduce DDR bandwidth, flexible hardware to accelerating common kernel in video enhancement algorithms. In addition to those features, general programmability of SRP (Samsung reconfigurable processor) as main core of the proposed platform makes it possible to upgrade continuously video enhancement algorithm even after the platform is fixed. This ability is very important because algorithms for 8K DTV is under development. The proposed sub-system has been embedded into SoC (System on Chip) and new 8K UHD TV using the programmable SoC is expected at CES2015 for the first time in the world.

• Smart Structures and Systems
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• 제8권1호
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• pp.39-52
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• 2011

We are developing a biomimetic robot based on the Sea Lamprey. The robot consists of a cylindrical electronics bay propelled by an undulatory body axis. Shape memory alloy (SMA) actuators generate propagating flexion waves in five undulatory segments of a polyurethane strip. The behavior of the robot is controlled by an electronic nervous system (ENS) composed of networks of discrete-time map-based neurons and synapses that execute on a digital signal processing chip. Motor neuron action potentials gate power transistors that apply current to the SMA actuators. The ENS consists of a set of segmental central pattern generators (CPGs), modulated by layered command and coordinating neuron networks, that integrate input from exteroceptive sensors including a compass, accelerometers, inclinometers and a short baseline sonar array (SBA). The CPGs instantiate the 3-element hemi-segmental network model established from physiological studies. Anterior and posterior propagating pathways between CPGs mediate intersegmental coordination to generate flexion waves for forward and backward swimming. The command network mediates layered exteroceptive reflexes for homing, primary orientation, and impediment compensation. The SBA allows homing on a sonar beacon by indicating deviations in azimuth and inclination. Inclinometers actuate a bending segment between the hull and undulator to allow climb and dive. Accelerometers can distinguish collisions from impediment to allow compensatory reflexes. Modulatory commands mediate speed control and turning. A SBA communications interface is being developed to allow supervised reactive autonomy.