• 정보처리학회논문지A
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• 제18A권1호
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• pp.25-32
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• 2011

최근, 공유버스 구조의 한계를 극복하기 위하여 NoC가 활발하게 연구되고 있다. 본 논문에서는 NoC 구조의 통신 효율을 향상시키기 위해, 컴퓨터 네트워크의 프록시 서버와 유사한 역할을 하는 버퍼를 사용한 NoC 구조를 제안한다. 제안된 NoC 구조에서 매스터가 슬레이브와 직접 통신하기 어려울 때마다 매스터를 대신하여 슬레이브와 통신할 수 있는 프록시 서버와 통신한다. NoC에서 제안된 방식을 사용하면 통신 채널의 속도를 높이고 대역폭을 늘릴 수 있다. 실험 결과로부터, 패킷을 스위치 버퍼에 머무르게 하지 않고 프록시 서버에 보냄으로써 전반적인 통신효율이 크게 향상됨을 확인하였다.

• 대한전자공학회논문지SD
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• 제46권11호
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• pp.56-65
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• 2009

최근 SoC의 집적도가 증가함에 따라 칩 내부의 통신 효율성은 시스템 성능에 직접적인 영향을 미치고 있다. 이에 따라 칩내부의 통신 메커니즘은 과거 shared wire를 이용한 버스 시스템에서 라우터를 기반으로 하는 NoC로 진화하고 있다. 하지만, NoC 내부의 라우터는 컨트롤 로직이 복잡해짐에 따라 신호 전달 과정에서 지연시간을 증가시켜 NoC의 성능을 제한시킨다. 따라서 본 논문에서는 이러한 지연시간을 개선시키기 위하여 낮은 복잡도를 갖는 라우터를 제시한다. 제안한 라우터의 구조 검증 및 성능 평가를 위하여 ESL 기법의 시뮬레이션 플랫폼을 구축하였다. 본 논문에서 제안한 NoC 구조는 기존의 VC 라우터 기반의 NoC에 비해 대역폭은 약 1-2% 정도 감소하였지만, 평균적으로 약 50%의 지연시간이 감소 효과를 보였다.

• 한국통신학회논문지
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• 제33권5C호
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• pp.361-370
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• 2008

여러개의 프로세서와 IP들로 이루어진 MPSoC 시스템은 모듈간 통신을 위해 NoC가 지원되어야 한다. NoC는 스위치의 추가만으로 시스템을 쉽게 확장할 수 있는 장점을 가지고 있으나, 시스템의 복잡도가 증가함에 따라 NoC를 구성하는 스위치의 수가 증가하게 되며, 증가된 스위치로 인해 전체 시스템 면적과 데이터 전송 latency가 증가하게 된다. 본 논문에서는 network interface를 공유하여 시스템에서 요구되는 스위치의 수를 감소시켜 전체 시스템의 면적 및 데이터 전송 latency를 감소시키는 방안을 제시한다. Network interface에 연결된 모듈간 버퍼를 공유하는 방식을 사용하여 network interface의 면적을 감소시켰다. 실험결과 스위치 수 및 network interface의 면적감소로 인해 전체 시스템의 면적은 기존에 비해 평균 46.5% 감소하였으며, 데이터 latency는 평균 17.1% 감소하였다.

• ETRI Journal
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• 제31권2호
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• pp.111-120
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• 2009

Network-on-chip (NoC) architecture provides a highper-formance communication infrastructure for system-on-chip designs. Circuit-switched networks guarantee transmission latency and throughput; hence, they are suitable for NoC architecture with real-time traffic. In this paper, we propose an efficient integrated scheme which automatically maps application tasks onto NoC tiles, establishes communication circuits, and allocates a proper bandwidth for each circuit. Simulation results show that the average waiting times of packets in a switch in $6{\times}6$6, $8{\times}8$, and $10{\times}10$ mesh NoC networks are 0.59, 0.62, and 0.61, respectively. The latency of circuits is significantly decreased. Furthermore, the buffer of a switch in NoC only needs to accommodate the data of one time slot. The cost of the switch in the circuit-switched network can be reduced using our scheme. Our design provides an effective solution for a critical step in NoC design.

• 정보과학회 논문지
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• 제43권2호
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• pp.163-176
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• 2016

NoC 아키텍쳐에서는 데이터의 통신이 한 채널에 집중되는 경우 경합이 일어나서 통신이 지연될 수 있다. 이러한 지연을 최소화시키는 것을 목표로 본 논문에서는 NoC 기반 매니코어 플랫폼에서 태스크 매핑이 완료된 이후, 매핑된 태스크들을 NoC 타일로 바인딩하기 위한 기법을 제안한다. 큰 규모의 플랫폼은 복수의 메모리 타일을 가질 수 있으므로 응용별로 사용하는 메모리를 다르게 하여 메모리별 부하를 분산시키기 위한 메모리 클러스터링 기법을 사용한다. 수행된 응용은 데이터플로우 기반으로 작성되어 있으므로 응용들의 통신 요구량에 대한 정보를 미리 알 수 있다고 가정한다. 이 정보를 바탕으로 본 논문에서는 여러 태스크를 동시에 바인딩하는 두개의 휴리스틱을 제안하였으며 각 휴리스틱은 적절한 메모리 클러스터링 기법을 활용한다. NoC 시뮬레이터를 이용한 실험을 통해 제안된 휴리스틱이 기존의 바인딩 휴리스틱에 비해 최대 25% 이상의 성능을 보이는 것을 확인하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권3호
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• pp.359-366
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• 2016

Today's multi-core technology rapidly increases with more and more Intellectual Property cores on a single chip. Network-on-Chip (NoC) is an emerging communication network design for SoC. For efficient on-chip communication, routing algorithms plays an important role. This paper proposes a novel multicast routing technique entitled as Docket NoC (Dt-NoC), which eliminates the need of routing tables for faster communication. This technique reduces the latency and computing power of NoC. This work uses a CURVE restriction based algorithm to restrict few CURVES during the communication between source and destination and it prevents the network from deadlock and livelock. Performance evaluation is done by utilizing cycle accurate RTL simulator and by Cadence TSMC 18 nm technology. Experimental results show that the Dt-NoC architecture consumes power approximately 33.75% 27.65% and 24.85% less than Baseline XY, EnA, OEnA architectures respectively. Dt-NoC performs good as compared to other routing algorithms such as baseline XY, EnA, OEnA distributed architecture in terms of latency, power and throughput.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권6호
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• pp.736-744
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• 2016

Network on chip (NoC) is an emerging technology in the field of multi core interconnection architecture. The routers plays an essential components of Network on chip and responsible for packet delivery by selecting shortest path between source and destination. State-of-the-art NoC designs used routing table to find the shortest path and supports four ports for packet transfer, which consume high power consumption and degrades the system performance. In this paper, the multi port multi core router architecture is proposed to reduce the power consumption and increasing the throughput of the system. The shared buffer is employed between the multi ports of the router architecture. The performance of the proposed router is analyzed in terms of power and current consumption with conventional methods. The proposed system uses Modelsim software for simulation purposes and Xilinx Project Navigator for synthesis purposes. The proposed architecture consumes 31 mW on CPLD XC2C64A processor.

• JSTS:Journal of Semiconductor Technology and Science
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• 제10권1호
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• pp.28-36
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• 2010

Hardware implementation methods for Artificial Neural Network (ANN) have been researched for a long time to achieve high performance. We have proposed a Network on Chip (NoC) for ANN, and this architecture can reduce communication load and increase performance when an implemented ANN is small. In this paper, a multiple NoC models are proposed for ANN, which can implement both a small size ANN and a large size one. The simulation result shows that the proposed multiple NoC models can reduce communication load, increase system performance of connection-per-second (CPS), and reduce system running time compared with the existing hardware ANN. Furthermore, this architecture is reconfigurable and reparable. It can be used to implement different applications of ANN.

• 대한전자공학회논문지SD
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• 제45권9호
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• pp.26-32
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• 2008

전형적인 공용버스 아키텍처는 동일시간에 하나의 데이터 전송을 처리할 수 있다. 본 논문에서는 동일시간에 여러 데이터 전송을 할 수 있는 NAWM (No Arbitration Wild Master) 버스 아키텍처를 제안하고 있다. AMBA 시스템에 대하여 NAWM 버스아키텍처의 마스터 래퍼와 슬레이브 래퍼를 설계해 보았으며, AMBA 시스템의 대부분 IP들을 수정없이 적용하는 것이 가능하다는 사실과 추가되는 타이밍 지연은 무시가능하다는 것을 확인하였다. 시뮬레이션을 통하여 NAWM 버스 아키텍처에서 여러 마스터들이 슬레이브에 접근할 때, 50% 이상 병렬처리가 가능함을 알 수 있었다.

• 원예과학기술지
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• 제33권3호
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• pp.356-363
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• 2015

This study examined the effects of different day/night temperature regimes or silver ion on growth and flowering of passion fruit 'Tai-nung No.1'. Low temperature treatment ($20/15^{\circ}C$) caused passion fruit cultivar 'Tai-nung No.1' to fail to flower. Flowering induction occurred within a temperature range of $20-30^{\circ}C$, with no significant difference in the days to first flower bud and the total number of flower buds between plants grown at $30/25^{\circ}C$ and $25/20^{\circ}C$. However, plants grown at $30/25^{\circ}C$ exhibited their first flower buds set on the higher nodes and had higher abortion rates of flower buds than those at $25/20^{\circ}C$. Plants grown at $30/25^{\circ}C$ had the most rapid growth and the shortest plastochron. We also evaluated the effect of the ethylene response inhibitors silver nitrate ($AgNO_3$) and silver thiosulfate (STS) on growth and flowering of potted passion fruit 'Tai-nung No.1', when they were exposed to low temperature conditions ($20/15^{\circ}C$) following chemical treatments ($AgNO_3$ or STS, at 0.5 or 1.0 mM). $AgNO_3$ and STS treatments induced flower formation and initial flower bud formation within approximately two weeks at $20/15^{\circ}C$ whereas non-treated control plants exhibited no flower formation. ACC content and activity of ACC oxidase in the leaves of passion fruit 'Tai-nung No.1'exposed to low temperature conditions ($20/15^{\circ}C$) were significantly inhibited by the ethylene inhibitor treatments. These results indicate that ethylene, which is produced under low temperature conditions, plays an important role in inhibiting flower formation in passion fruit.