• 한국컴퓨터정보학회논문지
• /
• 제15권11호
• /
• pp.1-9
• /
• 2010

집적회로 공정기술이 급속도로 발달하면서 멀티코어 프로세서를 설계하는데 있어서 내부 연결망 (interconnection)은 성능 향상을 방해하는 주요 원인이 되고 있다. 멀티코어 프로세서의 내부 연결망에서 발생하는 병목 (bottleneck) 현상을 해결하기 위한 방안으로 최근에는 2D 평면 구조에서 3D 적층 구조로 설계 방식을 변경하는 기법이 주목을 받고 있다. 3D 구조는 칩 내부의 와이어 길이를 크게 감소시킴으로써 성능 향상과 전력 소모 감소의 큰 이점을 가져오지만, 전력 밀도 증가로 인한 온도 상승의 문제를 발생시킨다. 따라서 효율적인 3D 구조 멀티코어 프로세서를 설계하기 위해서는 내부의 온도 문제를 해결할 수 있는 설계 기법이 우선적으로 고려되어야 한다. 본 논문에서는 실험을 통해 다양한 측면에서 3D 구조 멀티코어 프로세서 내부의 온도 분포를 분석하고자 한다. 3D 구조 멀티코어 프로세서에서 수행되는 프로그램의 특성, 냉각 효과, 동적 주파수 조절 기법 적용에 따른 각 코어의 온도 분포를 상세하게 분석함으로써 저온도 3D 구조 멀티코어 프로세서 설계를 위한 가이드라인을 제시하고자 한다. 실험 결과, 3D 구조 멀티코어 프로세서의 온도를 효과적으로 관리하기 위해서는 더 높은 냉각 효과를 갖는 코어를 상대적으로 더 높은 동작 주파수로 작동 시켜야 하고 온도에 영향을 많이 주는 작업 또한 더 높은 냉각 효과를 갖는 코어에 할당해야 함을 알 수 있다.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
• /
• 제15권12호
• /
• pp.968-972
• /
• 2009

멀티 코어 프로세서는 현재 많은 고성능 서버에 적용되어 사용되고 있다. 최근 이들 서버는 점차 높은 네트워크 대역폭 활용을 요구하고 있다. 이러한 요구를 만족시키기 위해서는 멀티 코어를 효율적으로 활용하여 네트워크 처리율을 향상시키는 방안이 필요하다. 그러나 현재 운영체제들은 멀티 코어 시스템을 멀티 프로세서 환경과 거의 동일하게 다루고 있으며 아직 멀티 코어의 고유 특성을 고려한 성능 최적화 시도는 미흡한 상태이다. 이러한 문제를 해결하기 위해서 본 논문에서는 멀티 코어의 특성을 최대한으로 고려하여 프로세스 스케줄링을 결정함으로써 통신 성능을 향상시키는 방안에 대해서 연구한다. 제안되는 프로세스 스케줄링은 멀티 코어 프로세서의 캐쉬 구조, 프로세스의 통신 집중도, 그리고 각 코어의 부하를 기반으로 해당 프로세스에게 최적의 코어를 결정하고 스케줄링한다. 제안된 기법은 리눅스 커널에 구현되었으며 측정 결과는 최신 리눅스 커널의 네트워크 처리율을 20%까지 향상시켰으며 프로세서 자원은 55% 더 절약할 수 있음을 보인다.

• 한국정보통신학회:학술대회논문집
• /
• 한국정보통신학회 2012년도 춘계학술대회
• /
• pp.270-273
• /
• 2012

본 논문에서는 비행 운용 프로그램(Operational Flight Program, OFP)의 성능 향상을 위하여 멀티코어 기법을 적용한 임무 컴퓨터(Mission Computer, MC)와 OFP의 디자인에 대해 기술하였다. 우선 멀티 코어 환경에서 태스크로 지정된 영역의 프로그램을 병렬 프로그램의 표준인 오픈엠피(OpenMp)를 사용하여 지정된 코어에서 제어하는 기법을 설계하여, 이를 적용한 멀티 코어 프로그램(Mulit-Core Program, MCP)과 싱글 코어 프로그램(Single-Core Program, SCP)의 성능의 차이점에 대해 기술하였다. 항공기의 임무 컴퓨터 내에 멀티 코어를 지원하는 프로세서(General Processor Module, GPM)에 탑재되는 OFP중, 항법, 통신, 피아식별등의 비행 정보를 조종사에게 제공 및 제어하도록 설계된 전방 상향 제어 비행운용 프로그램(Integrated Up-Front Control OFP, IUFC OFP)의 성능 향상을 위한 멀티 코어 설계 기법을 제시 하였다.

• 한국콘텐츠학회논문지
• /
• 제12권6호
• /
• pp.68-77
• /
• 2012

최근 시스템 개발 환경이 싱글프로세서 기반의 환경에서 멀티프로세서 기반의 환경으로 변화됨에 따라 개발된 시스템 프로그램들이 멀티프로세서 기반과 싱글프로세서 기반에서 호환이 가능하도록 설계 및 구현의 중요성이 부각되고 있다. 특히, 실시간성이 중요시 되는 내장형 소프트웨어 분야 및 측정 장비와 같이 정밀성을 요구하는 분야의 경우 멀티프로세서 기반의 실시간성을 제공하기 위한 연구가 필요하다. 운영체제에 종속적인 실시간성은 운영체제에 따라 지원여부를 결정하는데, 범용 운영체제인 윈도우즈의 경우 실시간성을 지원하기 위해 RTX나 INtime과 같은 고가의 서드파티를 사용해야 한다. 그러나 서드파티를 사용함으로써 제품 개발 시 고가의 구입비용 및 유지보수 비용으로 인한 개발 비용의 증가를 초래하는 문제점이 발생한다. 이러한 문제점을 해결하기 위해서, 본 논문에서는 멀티프로세서 기반의 윈도우즈에 실시간성을 제공하기 위해 x86 아키텍처의 Local APIC를 이용하여 윈도우즈에 실시간성을 제공하는 RTiK-MP(Real-Time implant Kernel-Multi Processor)를 설계 및 구현하였고, RTiK-MP의 성능 검증 및 평가를 위하여 휴대용 점검장비를 이용한 성능 측정 결과를 분석한다.

• 한국자동차공학회논문집
• /
• 제24권2호
• /
• pp.127-136
• /
• 2016

The camera based object detection systems should satisfy the recognition performance as well as real-time constraints. Particularly, in safety-critical systems such as Autonomous Emergency Braking (AEB), the real-time constraints significantly affects the system performance. Recently, multi-core processors and system-on-chip technologies are widely used to accelerate the object detection algorithm by distributing computational loads. However, due to the advanced hardware, the complexity of system architecture is increased even though additional hardwares improve the real-time performance. The increased complexity also cause difficulty in migration of existing algorithms and development of new algorithms. In this paper, to improve real-time performance and design complexity, a task scheduling strategy is proposed for visual object tracking systems. The real-time performance of the vision algorithm is increased by applying pipelining to task scheduling in a multi-core processor. Finally, the proposed task scheduling algorithm is applied to crosswalk detection and tracking system to prove the effectiveness of the proposed strategy.

• 정보처리학회논문지:소프트웨어 및 데이터공학
• /
• 제2권2호
• /
• pp.131-136
• /
• 2013

멀티코어 프로세서는 다수의 컴퓨팅 코어를 제공해줌으로써 응용 프로세스들의 병렬성을 증대시키고 전체 시스템의 처리율을 크게 향상시켜주고 있다. 최근 멀티코어의 구조적인 특징에 의해서 프로세서 친화도에 따른 네트워크 I/O 성능 차이를 관찰하고, 많은 연구자들이 최적의 프로세서 친화도를 결정하기 위한 연구를 진행하고 있다. 기존의 동적 프로세서 친화도 결정 기법은 응용 프로그램의 수정과 시스템 사양 변경에 투명하게 대처할 수 있으나, 각 응용 프로그램의 고유 특성과 경험을 통해서 수집할 수 있는 정보를 충분히 얻을 수 없다는 제한사항이 있다. 따라서 최적의 프로세서 친화도를 제공하기 어렵다. 본 연구는 프로세서 친화도 결정을 위해서 의미 있는 시스템 변수를 획득하고 최적의 친화도 결정을 지원하기 위한 도구를 제안한다. 구현된 도구는 동적 친화도 결정에 활용되어 그 한계를 극복하고 더 높은 네트워크 대역폭을 제공할 수 있음을 보인다.

• 한국컴퓨터정보학회논문지
• /
• 제16권6호
• /
• pp.1-10
• /
• 2011

멀티코어 프로세서를 설계하는데 있어서 구성요소들을 연결하는 와이어 길이의 증가로 인한 지연 현상은 성능향상에 큰 걸림돌이 되고 있다. 멀티코어 프로세서의 와이어 지연 문제를 해결하기 위하여 최근에는 3차원 구조의 멀티코어 프로세서 설계 기술이 많은 주목을 받고 있다. 3차원 구조 멀티코어 프로세서 설계 기술은 코어들을 수직으로 적층함으로써, 물리적인 연결망 길이를 크게 감소시켜 성능향상과 함께 연결망에서 소비되는 전력을 줄일 수 있다. 하지만 많은 전력을 소모하는 회로를 수직으로 적층함으로써 전력밀도가 증가하여 프로세서 내부의 온도가 크게 상승하는 문제를 가지고 있다. 본 논문에서는 3차원 구조 멀티코어 프로세서에서의 발열문제를 해결 할 수 있는 플로어플랜 방법을 제안하기 위해 칩 내부에 적층되는 코어의 수직적 배치 형태를 다양하게 변화시키면서 그에 따른 온도 변화를 살펴보고자 한다. 실험 결과를 통해, 프로세서 내부의 온도 감소를 위해서는 코어와 L2 캐쉬를 수직으로 인접하게 적층함으로써 코어의 온도를 낮추는 기법이 매우 효과적임을 알 수 있다. 코어와 코어가 수직으로 상호 인접하는 플로어플랜과 비교하여, 코어와 L2 캐쉬를 수직으로 인접하게 배치시키는 기법이 4-레이어 구조의 경우에는 평균 22%, 2-레이어 구조의 경우 평균 13%의 온도 감소 효과를 보임을 알 수 있다.

• 한국인터넷방송통신학회논문지
• /
• 제13권1호
• /
• pp.163-169
• /
• 2013

임베디드 시스템에 대한 중요성이 날로 증가함에 따라, 실시간 제약 요건에 맞추기 위하여 고성능 임베디드 프로세서가 요구된다. 현재 범용 컴퓨터 시스템을 구축할 때 성능을 높이기 위하여 멀티코어 프로세서가 널리 이용되고 있으므로, 임베디드 프로세서 역시 멀티코어 프로세서 구조를 채택함으로써 임베디드 시스템에서 높은 성능을 얻을 수가 있다. 본 논문에서는 코어의 유형 및 개수가 임베디드 멀티코어 프로세서의 성능에 미치는 영향을 분석하기 위하여, 2 개에서 16 개로 구성되는 임베디드 멀티코어 프로세서에 대하여, MiBench 벤치마크를 입력으로하는 모의실험을 수행하였다. 이 때, 임베디드 멀티코어 프로세서를 구성하는 단위 코어로서, 단순한 RISC형부터 다양한 명령어 윈도우의 크기를 갖는 순차 또는 비순차 실행 수퍼스칼라형 코어에 걸쳐 광범위한 모의실험을 수행하여 그 성능을 분석하였다. 그 결과, 멀티코어 임베디드 프로세서는 RISC형 단일코어 임베디드 프로세서에 대하여 최고 23 배의 성능을 얻을 수 있었다.

• 전자공학회논문지
• /
• 제50권6호
• /
• pp.99-104
• /
• 2013

최근 주목받는 스마트 폰, 스마트 TV 등 스마트 전자기기들은 전통기기의 기능과 컴퓨터를 결합하는 공통점을 갖고 있다. 단순히 프로세서가 내장되어 연산만 수행하는 것이 아니라 OS(Operating System)가 포함되고 사용자가 개인 용도에 따라 새로운 기능을 추가할 수 있고 유무선 통신으로 인터넷 또는 PC와 연결하여 통신할 수 있는 개장된 멀티미디어 SoC 플랫폼이 필요하다. 본 논문에서는 Core-A 프로세서와 AMBA 버스 기반으로 영상, 음성 또는 각종 통신 형태를 지원하는 다기능 SoC 플랫폼을 설계하여 FPGA로 구현과 검증을 하였다. SoC 플랫폼의 전체 성능을 검증하기 위해 JPEG 디코딩 알고리즘과 ADPCM 인코딩 디코딩 알고리즘을 실행하고 실행 결과를 모니터 또는 스피커로 출력하여 검증했다.

• Journal of Computing Science and Engineering
• /
• 제5권2호
• /
• pp.131-140
• /
• 2011

Different cores typically share the last-level cache in a multi-core processor. Threads running on different cores may interfere with each other. Therefore, the multi-core worst-case execution time (WCET) analyzer must be able to safely and accurately estimate the worst-case inter-thread cache interference. This is not supported by current WCET analysis techniques that manly focus on single thread analysis. This paper presents a novel approach to analyze the worst-case cache interference and bounding the WCET for threads running on multi-core processors with shared L2 instruction caches. We propose to use an interference matrix to model inter-thread interference, on which basis we can calculate the worst-case inter-thread cache interference. Our experiments indicate that the proposed approach can give a worst-case bound less than 1%, as in benchmark fib-call, and an average 16.4% overestimate for threads running on a dual-core processor with shared-L2 cache. Our approach dramatically improves the accuracy of WCET overestimatation by on average 20.0% compared to work.