• 전자공학회논문지C
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• 제36C권8호
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• pp.35-45
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• 1999

본 논문에서는 $GF(p^m)$상에서 두 다항식의 가산 및 승산 알고리즘을 제시하였고, 가산 및 승산 알고리즘을 수행하는 전류 모드 CMOS에 의한 $GF(4^3)$상의 직렬 입력-병렬 출력 모듈 구조의 4치 연산기를 구현하였다. 제시된 전류 모드 CMOS 4치 연산기는 가산/승산 선택 회로, mod(4) 승산 연산 회로, mod(4) 가산 연산 회로를 2개 연결하여 구성한 MOD 연산회로, mod(4) 승산 연산 회로와 동일하게 동작하는 원시 기약 다항식 연산 회로에 의해 구현하였으며, PSpice 시뮬레이션을 통하여 이 회로들에 대하여 동작 특성을 보였다. 제시된 회로들의 시뮬레이션은 $2{\mu}m$ CMOS 기술을 이용하고, 단위 전류를 $15{\mu}A$로 하였으며, VDD 전압은 3.3V을 사용하였다. 본 논문에서 제시한 전류 모드 CMOS의 4치 연산기는 회선 경로 선택의 규칙성, 간단성, 셀 배열에 의한 모듈성의 이점을 가지며, 특히 차수 m이 증가하는 유한체상의 두 다항식의 가산 및 승산에서 확장성을 가지므로 VLSI화 실현에 적합할 것으로 생각된다.

• Journal of information and communication convergence engineering
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• 제9권4호
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• pp.435-440
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• 2011

This paper propose the method of constructing the highly efficiency adder and multiplier systems over finite fields. The addition arithmetic operation over finite field is simple comparatively because that addition arithmetic operation is analyzed by each digit modP summation independently. But in case of multiplication arithmetic operation, we generate maximum k=2m-2 degree of ${\alpha}^k$ terms, therefore we decrease k into m-1 degree using irreducible primitive polynomial. We propose two method of control signal generation for the purpose of performing above decrease process. One method is the combinational logic expression and the other method is universal signal generation. The proposed method of constructing the highly adder/multiplier systems is as following. First of all, we obtain algorithms for addition and multiplication arithmetic operation based on the mathematical properties over finite fields, next we construct basic cell of A-cell and M-cell using T-gate and modP cyclic gate. Finally we construct adder module and multiplier module over finite fields after synthesizing ${\alpha}^k$ generation module and control signal CSt generation module with A-cell and M-cell. Next, we constructing the arithmetic operation unit over finite fields. Then, we propose the future research and prospects.

• 전자공학회논문지
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• 제53권2호
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• pp.70-75
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• 2016

본 논문에서는 다항식에 기초하여 유한체상의 P=2인 경우의 효율적인 곱셈기를 구성하는 방법을 제안하였다. 제안한 곱셈기 회로는 다항식의 연산부와 mod F(${\alpha}$) 연산부, 모듈러 연산부로 구성된다. 또한, 이들 각 연산부는 모듈 구조를 가지므로 m의 확장에 따른 회로 구성이 용이하며 회로 구성에 사용한 소자는 AND 게이트와 XOR 게이트만으로 구성하여 정규성, 확장성이 용이하며 이를 기반으로 VLSI화에 적합하다. 제안한 곱셈기는 기존의 곱셈기에 비해 좀 더 콤펙트, 규칙적, 정규성과 확장성이 용이하며 최근의 IoT 환경에서의 여러 분야에 적용 및 응용이 가능할 것이다.

• 정보과학회지
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• 제3권1호
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• pp.18-30
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• 1985

三値논리는 同一의 情報量을 表現하는데 二値에 비하여 적은수의 記號로 써 達成할 수 있고 演算速度가 빠르다는 특징을 갖고 있다. 그러나 현재로서는 回路素子가 三値論理에 適合한 것이 나와 있지 않고 二値論理만큼 工學的인 接近 이 이루어져 있지 않은 상태이지만 보다 고 속의 情報處理裝置를 構成하기 위해 서 이 分野의 硏究는 價値있는 일이라 하겠다. 三値論理에 對해서는 Post(1),, M hldorf(2) 이래 많은 硏究가 있었다.

• 한국수학교육학회지시리즈D:수학교육연구
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• 제8권3호
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• pp.215-226
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• 2004

The purpose of this paper is to introduce an activity of student who found purely linear algebraic solution of the Blackout puzzle. It shows how we can help and work with gifted students. It deals with algorithm, mathematical modeling, optimal solution and software.

• 한국수학교육학회지시리즈E:수학교육논문집
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• 제21권4호
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• pp.597-612
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• 2007

For finding the optimal strategy in Blackout game which was introduced in the homepage of popular movie "Beautiful mind", we have developed and generalized a mathematical proof and an algorithm with a couple of softwares. It did require only the concept of basis and knowledge of basic linear algebra. Mathematical modeling and analysis were given for the square matrix case in(Lee,2004) and we now generalize it to a generalized $m{\times}n$ Blackout game. New proof and algorithm will be given with a visualization.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 ITC-CSCC -1
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• pp.318-321
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• 2000

This paper propose the method of constructing the highly efficiency adder and multiplier systems over finite fie2, degree of uk terms, therefore we decrease k into m-1 degree using irreducible primitive polynomial. We propose two method of control signal generation for perform above decrease process. One method is the combinational logic expression and the other method is universal signal generation. The proposed method of constructing the highly adder/multiplier systems is as following. First of all, we obtain algorithms for addition and multiplication arithmetic operation based on the mathematical properties over finite fields, next we construct basic cell of A-cell and M-cell using T-gate and modP cyclic gate. Finally we construct adder module and multiplier module over finite fields after synthesize ${\alpha}$$\^$k/ generation module and control signal CSt generation module with A-cell and M-cell. Then, we propose the future research and prospects.

• 한국인터넷방송통신학회논문지
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• 제8권2호
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• pp.15-21
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• 2008

본 논문에서는 2진논리의 확장을 Galis체상에서 해석하여 확장논리에 기초한 순차디지털논리시스템과 컴퓨터구조의 핵심인 연산알고리즘을 논의하였다. 순차디지털논리시스템은 Building Block으로서 T-gate를 사용하였으며, 차순상태함수, 출력함수를 도출하여 최종 궤환이 없는 Moore Model의 순차디지털논리시스템을 구성하였다. 그리고, 컴퓨터구조에서 중요한 연산알고리즘의 핵심인 가산, 감산, 승산 및 제산 알고리즘을 유한체의 수학적 성질을 토대로 각각 도출하였다. 특히, 유한체 GF($P^m$)상에서 P=2인 경우는 기존의 2진디지털논리시스템에 적용이 용이하다는 장점이 있으며, mod2의 성질에 의해 감산 알고리즘은 가산 알고리즘과 동일하다. 제안한 방법은 기존의 2진논리를 확장할 수 있어 좀 더 효율적으로 디지털논리시스템을 구성할 수 있을 것으로 사료된다.

• 정보처리학회논문지A
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• 제9A권3호
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• pp.281-286
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• 2002

본 논문에서는 유한 필드 GF$(2^m)$상에서 모듈러 곱셈 $A({\times})B$ mod G,({\times})를 수행하는 LSB 우선 디지트 시리얼 시스톨릭 곱셈기를 구현하였다. 구현된 곱셈기는 디지트의 크기를 L로 설정했을 경우 연속적인 입력 데이터에 대해 [m/L] 클럭 사이클 비율로 곱셈의 결과를 출력한다. 본 연구에서 구현된 곱셈기를 기존의 곱셈기와 비교 분석한 결과, 더 간단한 하드웨어 구조를 가지고, 데이터 처리 지연 시간이 감소되었다. 또한 본 연구에서 제안한 구조는 단방향의 신호 흐름 특성을 가지고 있으며, 매우 규칙적이기 때문에 m과 L에 대해 높은 확장성을 가진다.

• 한국통신학회논문지
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• 제18권3호
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• pp.397-409
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• 1993

본 논문은 전류 모드 COMS 다치논리회로를 이용하여 CLA 방식에 의한 8비트 2진 병렬 가산기의 설계를 제안하였고, $5{\mu}m$의 표준 반도체 기술을 이용하여 시뮬레이션하였다. m치의 다치논리회로에 의한 CLA 방식의 가산기 설계시 필요한 발생캐리 $G_K$와 전달캐리 $P_K$의 검출조건을 유도하였고, 이를 4치에 적용하였다. 또한 4치 논리회로와 2진 논리회로의 결합에 의한 연산시 필요한 엔코더, 디코더, mod-4 가산회로, G_k및 P_k 검출회로, 전류-전압 변환회로를 CMOS로 설계하였다. 또한 시뮬레이션을 통해 각 회로의 동작을 검증하였으며, 다치회로의 장점을 이용한 2진 연산에 응용을 보여주었다. 순수한 2진 및 CCD-MVL에 의한 가산기와의 비교를 통해, 제안한 가산기는 1개의 LAC 발생기를 사용하여 1 level로 구성가능하며, 표준 CMOS 기술에 의한 4차 논리회로가 실현 가능하므로 다치논리회로의 유용성을 보였다.