• Journal of the Korean Institute of Electrical and Electronic Material Engineers
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• v.31 no.3
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• pp.146-151
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• 2018

In this study, we compared the threshold-voltage extraction methods of accumulation-type JLDG (junctionless double-gate) MOSFETs (metal-oxide semiconductor field-effect transistors). Threshold voltage is the most basic element of transistor design; therefore, accurate threshold-voltage extraction is the most important factor in integrated-circuit design. For this purpose, analytical potential distributions were obtained and diffusion-drift current equations for these potential distributions were used. There are the ${\phi}_{min}$ method, based on the physical concept; the linear extrapolation method; and the second and third derivative method from the $I_d-V_g$ relation. We observed that the threshold-voltages extracted using the maximum value of TD (third derivatives) and the ${\phi}_{min}$ method were the most reasonable in JLDG MOSFETs. In the case of 20 nm channel length or more, similar results were obtained for other methods, except for the linear extrapolation method. However, when the channel length is below 20 nm, only the ${\phi}_{min}$ method and the TD method reflected the short-channel effect.

• Proceedings of the Korean Vacuum Society Conference
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• 2012.02a
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• pp.317-318
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• 2012

현재의 반도체 산업에서 Hafnium oxide와 Hafnium silicates같은 high-k 물질은 CMOS gate와 DRAM capacitor dielectrics로 사용하기 위한 대표적인 물질에 속한다. MOSFET (metal oxide semiconductor field effect transistor)구조에서 gate length는 16 nm 이하로 계속 미세화가 연구 중이고, 또한 gate는 기존구조에서 Multi-gate구조로 다변화가 일어나고 있다. 이를 통해 게이트 절연막은 그 구조와 활용범위가 다양해지게 될 것이다. 동시에 leakage current와 dielectric break-down을 감소시키는 연구가 중요해지고 있다. 그러나 나노 영역에서의 기계적 특성에 대한 연구는 전무한 상태이다. 따라서 복잡한 회로 공정, 다양한 Multi-gate 구조, 신뢰도의 향상을 위해서는 유전박막 물질자체와 계면에서의 물리적, 기계적인 특징의 측정이 상당히 중요해지고 있다. 이에 본 연구는 Nano-indenter의 통해 경도(Hardness)와 탄성계수(Elastic modulus) 등의 측정을 통하여 시료 표면의 나노영역에서의 기계적 특성을 연구하고자 하였다. $HfO_2$게이트 절연막은 rf magnetron sputter를 이용해 Si (silicon) (100)기판위에 박막형태로 증착하였고, 이후 furnace에서 질소분위기로 온도(400, 450, $500^{\circ}C$)를 달리하여 20분 열처리를 하였다. 또한 Weibull distribution을 이용해 박막의 characteristic value를 계산하였으며, 실험결과 열처리 온도가 $400^{\circ}C$에서 $500^{\circ}C$로 증가함에 따라 경도와 탄성계수는 7.4 GPa에서 10.65 GPa으로 120.25 GPa에서 137.95 GPa으로 각각 증가하였다. 이는 재료적 측면으로 재료의 구조적 우수성이 증가된 것으로 판단된다.

• Proceedings of the Korean Vacuum Society Conference
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• 2011.08a
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• pp.284-284
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• 2011

Ion sensitive field effect transistor (ISFET)는 용액 중의 각종 이온 농도를 측정하는 반도체 이온 센서이다. ISFET는 작은 소자 크기, 견고한 구조, 즉각적인 반응속도, 기존의 CMOS공정과 호환이 가능하다는 장점이 있다. ISFET의 기본 구조는 기존의 metal oxide semiconductor field effect transistor (MOSFET)에서 고안되었으며, ISFET는 기존의 MOSFET의 게이트 전극 부분이 기준전극과 전해질로 대체되어진 구조를 가지고 있다. ISFET소자의 pH 감지 메커니즘은 감지막의 표면에서 pH용액의 수소이온이 막의 표면에 속박되어 표면전위의 변화를 유발하는 것에 기인한다. 그 결과, 수소이온의 농도에 따라 ISFET의 문턱전압의 변화를 일으키게 되고 드레인 전류의 양 또한 달라지게 된다. 한편, ISFET의 좋은 pH감지특성과 높은 출력특성을 얻기 위하여 high-k물질들이 감지막으로써 지속적으로 연구되어져 왔다. 그 중 Al2O3와 HfO2는 높은 유전상수와 좋은 pH 감지능력으로 인하여 많은 연구가 이루어져온 물질이다. 하지만 HfO2는 높은 유전상수를 갖음에도 불구하고 화학용액에 대한 non-ideal 효과에 취약하다는 보고가 있다. 반면에 Al2O3의 유전상수는 HfO2보다 작지만 화학용액으로 인한 손상에 대하여 강한 immunity가 있는 재료이다. 본 연구에서는, 이러한 각각의 high-k 물질들의 단점을 보안하기 위하여 SiO2/HfO2/Al2O3(OHA) 적층막을 이용한 ISFET pH 센서를 제작하였으며 SOI 기판에서 구현되었다. SOI기판에서 OHA 적층막을 이용한 ISFET 제작이 이루어짐에 따라서 소자의 signal to noise 비율을 증대 시킬것으로 기대된다. 실제로 SOI-ISFET와 같이 제작된 SOI-MOSFET는 1.8${\times}$1010의 높은 on/off 전류 비율을을 보였으며 65 mV/dec의 subthreshold swing 값을 갖음으로써, 우수한 전기적 특성을 보이는 ISFET가 제작이 되었음을 확인 하였다. OHA 감지 적층막의 각 층은 양호한 계면상태, 높은 출력특성, 화학용액에 대한non-ideal 효과에 강한 immunity을 위하여 적층되었다. 결론적으로 SOI과 OHA 적층감지막을 이용하여 우수한 pH 감지 특성을 보이는 pH 센서가 제작되었다.

• Proceedings of the Korean Vacuum Society Conference
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• 2015.08a
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• pp.206.2-206.2
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• 2015

최근 비정질 산화물 반도체 thin film transistor(TFT)는 차세대 투명 디스플레이로 많은 관심을 받고 있으며 활발한 연구가 진행되고 있다. 산화물 반도체 TFT는 기존의 비정질 실리콘 반도체에 비하여 큰 on/off 전류비, 높은 이동도 그리고 낮은 구동전압으로 인하여 차세대 투명 디스플레이 산업에 적용 가능하다는 장점이 있다. 한편 기존의 sputter나 evaporator를 이용한 증착 방식은 우수한 막의 특성에도 불구하고 많은 시간과 제작비용이 든다는 단점을 가지고 있다. 따라서 본 연구에서는 별도의 고진공 시스템이 필요하지 않을 뿐만 아니라 대면적화에도 유리한 용액공정 방식을 이용하여 박막 트렌지스터를 제작하였으며 thermal 열처리와 microwave 열처리 방식에 따른 전기적 특성을 비교 및 분석하고 각 열처리 방식의 열처리 온도 및 조건을 최적화 하였다. 제작된 박막 트렌지스터는 p-type bulk silicon 위에 산화막이 100 nm 형성된 기판에 spin coater을 이용하여 Al-Zn-Sn-O 박막을 형성하였다. 연속해서 photolithography 공정과 BOE (30:1) 습식 식각 과정을 이용해 활성화 영역을 형성하여 소자를 제작하였다. 제작 된 소자는 Pseudo-MOS FET구조이며, 프로브 탐침을 증착 된 채널층 표면에 직접 접촉시켜 소스와 드레인 역할을 대체하여 동작시킬 수 있어 전기적 특성평가가 용이하다는 장점을 가지고 있다. 그 결과, microwave를 통해 열처리한 소자는 100oC 이하의 낮은 열처리 온도에도 불구하고 furnace를 이용하여 열처리한 소자와 비교하여 subthreshold swing(SS), Ion/off ratio, field-effectmobility 등이 개선되는 것을 확인하였다. 따라서, microwave 열처리 공정은 향후 저온 공정을 요구하는 MOSFET 제작 시의 훌륭한 대안으로 사용 될 것으로 기대된다.

• Journal of the Korean Society for Aeronautical & Space Sciences
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• v.42 no.11
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• pp.981-987
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• 2014

DC/DC switching power converters are commonly used to generate a regulated DC output voltage with high efficiency. The DC/DC converter is composed of a MOSFET (metal-oxide semiconductor field effect transistor), a PWM-IC (pulse width modulation-integrated circuit) controller, inductor, capacitor, etc. It is shown that the variation of threshold voltage and the breakdown voltage in the electrical characteristics of MOSFET occurs by radiation effects in TID (Total Ionizing Dose) testing at the low energy ${\gamma}$ rays using $^{60}Co$, and 5 heavy ions make the gate of MOSFET broken in SEGR (Single Event Gate Rupture) testing. TID testing on MOSFET is accomplished up to the total dose of 40 krad, and the cross section($cm^2$) versus LET(MeV/mg/$cm^2$) in the MOSFET operation is studied at SEGR testing after implementation of the controller board.

• Electronics and Telecommunications Trends
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• v.4 no.3
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• pp.106-120
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• 1989

반도체 집적회로(IC)가 고집적화됨에 따라 소자는 계속 축소화되고 이에 따른 소자 제조공정은 더욱 엄격하고 복잡해지고 있다. 그 중 절연막 분야에서는 MOSFET(metal-oxide-semiconductor field-effect transistor) 소자의 절연막과 기억소자에서의 capacitor 절연막의 초박막화와 고신뢰화가 매우 주목 받고 있는 분야이다. 본 고에서는 지난 1989년 5월 Kyoto에서 IEEE Electron Device Society와 일본 응용물리학회가 공동주최로 개최된 '1989 Symposium on VLSI Technology' 에서 발표된 논문 중에서 절연막에 관련된 논문을 분석 정리함으로써 절연막에 대한 최근 기술 동향을 파악하고자 하였다.

• ETRI Journal
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• v.11 no.3
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• pp.11-22
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• 1989

Stress에 잘 견딜 수 있는 metal-oxide-semiconductor field effect transistor(MOSFET)의 매우 얇고(10mm 이하) 고신뢰성을 갖는 게이트 절연막을 개발하기 위해서 급속열처리법을 이용하여 제조한 재산화질화산화막의 특성에 관하여 연구하였다. AES 분석에 의하여 8nm 두께의 초기산화막을 질화시킬 때 산화막의 계면이 우선적으로 질화가 일어났으며, 질화된 막을 재산화시킬 때 표면과 계면의 [N]가 감소하였다. 또한 재산화시킬 경우 두께가 약간 증가함을 보였으며, 질화가 강하게 될수록 두께 증가는 크지 않았다. 전기적 특성으로써 I-V 특성과 고주파(1MHz) C-V 특성, 정전류 stress 후의 고주파 C-V 특성 변화 들을 조사한 결과 $950^{\circ}C$ 60초 동안 질화시킨 재산화질화산화막($ONO_L막$) 은 정전류 stress에 대하여 flat band 전압 변화에 계면 상태 밀도(interface state density)변화가 적고, 절연파괴전압(breakdown voltage)특성 등이 우수하게 나타났다.

• ETRI Journal
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• v.44 no.3
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• pp.491-503
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• 2022

Metal-oxide-semiconductor field-effect transistors (MOSFETs) are continuously scaling down in the nanoscale region to improve the functionality of integrated circuits. The scaling down of MOSFET devices causes short-channel effects in the nanoscale region. In nanoscale region, leakage current components are increasing, resulting in substantial power dissipation. Very large-scale integration designers are constantly exploring different effective methods of mitigating the power dissipation. In this study, a transistor-level input-controlled stacking (ICS) approach is proposed for minimizing significant power dissipation. A low-power ICS approach is extensively discussed to verify its importance in low-power applications. Circuit reliability is monitored for process and voltage and temperature variations. The ICS approach is designed and simulated using Cadence's tools and compared with existing low-power and high-speed techniques at a 22-nm technology node. The ICS approach decreases power dissipation by 84.95% at a cost of 5.89 times increase in propagation delay, and improves energy dissipation reliability by 82.54% compared with conventional circuit for a ring oscillator comprising 5-inverters.

• Journal of Sensor Science and Technology
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• v.20 no.3
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• pp.156-161
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• 2011

We fabricated a schottky barrier metal oxide semiconductor field effect transistor(SB-MOSFET) by applying indium-tin-oxide(ITO) to the source/drain on a highly resistive GaN layer grown on a silicon substrate. The MOSFET, with 10 ${\mu}M$ gate length and 100 ${\mu}M$ gate width, exhibits a threshold gate voltage of 2.7 V, and has a sub-threshold slope of 240 mV/dec taken from the $I_{DS}-V_{GS}$ characteristics at a low drain voltage of 0.05 V. The maximum drain current is 18 mA/mm and the maximum transconductance is 6 mS/mm at $V_{DS}$=3 V. We observed that the spectral photo-response characterization exhibits that the cutoff wavelength was 365 nm, and the UV/visible rejection ratio was about 130 at $V_{DS}$ = 5 V. The MOSFET-type UV detector using ITO, has a high UV photo-responsivity and so is highly applicable to the UV image sensors.

• Journal of Convergence for Information Technology
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• v.11 no.7
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• pp.104-110
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• 2021

A novel selective oxidation process has been developed for low source/drain (S/D) series resistance of the fin channel metal oxide semiconductor field effect transistor (MOSFET). Using this technique, the selective oxidation fin-channel MOSFET (SoxFET) has the gate-all-around structure and gradually enhanced S/D extension regions. The SoxFET demonstrated over 70% reduction in S/D series resistance compared to the control device. Moreover, it was found that the SoxFET behaved better in performance, not only a higher drive current but also higher transconductances with suppressing subthreshold swing and drain induced barrier lowering (DIBL) characteristics, than the control device. The saturation current, threshold voltage, peak linear transconductance, peak saturation transconductance, subthreshold swing, and DIBL for the fabricated SoxFET are 305 ㎂/㎛, 0.33 V, 13.5 𝜇S, 76.4 𝜇S, 78 mV/dec, and 62 mV/V, respectively.