• Nuclear Engineering and Technology
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• 제54권6호
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• pp.2031-2036
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• 2022

Energetic particle strikes the device and induces data corruption in the configuration memory (CRAM), causing errors and even malfunctions in a system on chip (SoC). Software-based fault injection is a convenient way to assess device performance. In this paper, dynamic partial reconfiguration (DPR) is adopted to make fault injection on a Xilinx 16 nm FinFET Ultrascale+ MPSoC. And the reconfiguration module implements the Sobel and Gaussian image filtering, respectively. Fault injections are executed on the static and reconfiguration modules' bitstreams, respectively. Another contribution is that the failure modes and effects analysis (FMEA) method is applied to evaluate the system reliability, according to the obtained injection results. This paper proposes a software-based solution to estimate programmable device vulnerability.

• IT SoC Magazine
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• 통권2호
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• pp.32-33
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• 2004

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2010년도 춘계학술발표대회
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• pp.86-88
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• 2010

MPSoC 는 저렴한 하드웨어 비용으로 신속하게 데이터를 처리할 수 있어 고성능 멀티미디어 프로그램, 이동통신기기, 텔레매틱스, 모바일 엔터테인먼트 기기에 맞는 솔루션을 제공하고 있다. 본 논문은 이러한 MPSoC 연구의 일환으로 ADChips 의 EISC 프로세서와 Zaram 의 DSP 를 이용하여 개발된 Polaris-1 보드에서 EEMBC 벤치마크 프로그램을 EISC 프로세서인 Empress 에서 동작할 수 있도록 하는 구현에 대한 연구를 소개한다. 본 논문에서 제시한 하나의 프로세서에 작업을 할당하는 방법을 확장함으로써, MPSoC 의 멀티코어를 사용하기 위한 프로그램을 개발 할 수 있을 것이다. 또한, 앞으로 지속적으로 연구될 Polaris-1 보드의 연구기반을 마련하였다고 볼 수 있다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2021년도 춘계학술대회
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• pp.63-65
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• 2021

보안 SoC (system-on-chip)를 이용한 타원곡선 디지털 서명 알고리듬 (elliptic curve digital signature algorithm; EC-DSA)의 H/W-S/W 통합 구현에 대해 기술한다. 보안 SoC는 Cortex-A53 APU를 CPU로 사용하며, 하드웨어 IP로 설계된 고성능 타원곡선 암호 (high-performance ellipitc curve cryptography; HP-ECC) 코어와 SHA3 (secure hash algorithm 3) 해시 함수 코어가 AXI4-Lite 버스 프로토콜로 연결된다. 고성능 ECC 코어는 12가지의 타원곡선을 지원하며, SHA3 코어는 4가지의 해시 함수를 지원한다. 보안 SoC를 Zynq UltraScale+ MPSoC 디바이스에 구현하여 EC-DSA에 의해 생성된 서명의 유효성을 검증하였다.

• 한국통신학회논문지
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• 제33권5C호
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• pp.361-370
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• 2008

여러개의 프로세서와 IP들로 이루어진 MPSoC 시스템은 모듈간 통신을 위해 NoC가 지원되어야 한다. NoC는 스위치의 추가만으로 시스템을 쉽게 확장할 수 있는 장점을 가지고 있으나, 시스템의 복잡도가 증가함에 따라 NoC를 구성하는 스위치의 수가 증가하게 되며, 증가된 스위치로 인해 전체 시스템 면적과 데이터 전송 latency가 증가하게 된다. 본 논문에서는 network interface를 공유하여 시스템에서 요구되는 스위치의 수를 감소시켜 전체 시스템의 면적 및 데이터 전송 latency를 감소시키는 방안을 제시한다. Network interface에 연결된 모듈간 버퍼를 공유하는 방식을 사용하여 network interface의 면적을 감소시켰다. 실험결과 스위치 수 및 network interface의 면적감소로 인해 전체 시스템의 면적은 기존에 비해 평균 46.5% 감소하였으며, 데이터 latency는 평균 17.1% 감소하였다.

• 한국정보과학회논문지:시스템및이론
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• 제33권12호
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• pp.867-879
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• 2006

이 논문에서는 여러 개의 소프트웨어 혹은 하드웨어 컴포넌트가 존재하는 MPSoC(Multiprocessor-System-on-a-chip) 아키텍처를 빠르면서도 정확하게 통합시뮬레이션 하는 내용을 다룬다. 복잡한 시스템을 설계하기 위해서 MPSoC 아키텍처가 점점 일반화되고 있는데, 이러한 아키텍처를 통합시뮬레이션 할 때는 시뮬레이터의 개수가 증가하고 그에 따라 시뮬레이터들 간의 시간 동기화 비용도 증가하므로 전체적인 통합시뮬레이션 성능이 감소된다. 최근의 통합시뮬레이션 연구들에 의해서 등장한 SystemC 통합시뮬레이션 환경이 빠른 성능을 보이고 있으나, 시뮬레이터의 개수가 증가할수록 성능은 반비례한다. 본 논문에서는 효율적인 시간동기를 통해 통합시뮬레이션의 성능을 증가시키는 기법인 가상동기화 기법을 확장하여, (1) SystemC 커널을 수정하지 않고도 가상 동기화 기법을 적용한 SystemC 통합시뮬레이션을 수행할 수 있고, (2) 병렬적으로 가상동기화 기법을 수행할 수 있게 하였다. 이를 통해 SystemC 통합시뮬레이션의 병렬적인 수행이 가능해졌는데, 널리 알려진 상용 SystemC 통합시뮬레이션 도구인 MaxSim과 비교하였을 때, H.263 디코더 예제의 경우 11배 이상의 성능 증가를 얻었고 정확도는 5% 이내로 유지되었다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2006년도 하계종합학술대회
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• pp.991-992
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• 2006

Multiprocessor system is efficient and high performance architecture to overcome a limitation of single core SoC. In this paper, we propose a multiprocessor SoC (MPSoC) architecture which provides the low complexity and the high performance. The dynamic routing scheme has a serious problem in which the complexity of routing increases exponentially. We solve this problem by making a cluster with several PEs (Processing Element). In inter-cluster network, we use deterministic routing scheme and in intra-cluster network, we use dynamic routing scheme. In order to control the hierarchical network, we propose efficient router architecture by using smart crossbar switch. We modeled 2-D mesh topology and used simulator based on C/C++. The results of this routing scheme show that our approach has less complexity and improved throughput as compared with the pure deterministic routing architecture and the pure dynamic routing architecture.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2007년도 한국컴퓨터종합학술대회논문집 Vol.34 No.1 (A)
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• pp.250-251
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• 2007

• 한국통신학회논문지
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• 제37권1B호
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• pp.59-66
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• 2012

최근 모바일 장치의 사용의 증가와 복잡한 응용 프로그램의 사용이 증가하면서 MPSoC의 사용이 증가하고 있다. 이러한 MPSoC의 성능을 향상시키기 위해 프로세서의 수가 늘어나고 있는 추세이다. 다수의 프로세서 구조에서 장점이 있는 분산 메모리 구조의 효율적인 데이터 전달하기 위해서 표준 MPI를 이용한다. 표준 MPI는 소프트웨어로 제공되지만, 하드웨어로 구현하면 보다 높은 성능을 얻을 수 있다. 하드웨어로 구현된 MPI의 메시지 전송 방식으로 기존의 동기 방식(Synchronous Mode), 준비 방식(Ready Mode), 버퍼 방식(Buffered Mode)과 이 방식들을 혼합한 형태인 표준 방식(Standard Mode)가 있다. 본 논문에는 기존의 MPI 하드웨어 유닛에서 사용되던 구조에 작은 크기의 데이터를 선별하여 버퍼 방식으로 전송함으로써 전송율을 극대화 하였다. 기존의 구조에서 사용된 3개의 큐(Queue)는 그대로 같은 기능을 하고, 본 논문에서 추가된 2개의 큐(작은 준비 큐와 작은 요청 큐)을 추가하여 임계점보다 작은 크기의 데이터에 대한 처리와 저장을 담당하도록 하여 성능을 향상하였다. 제안된 구조에서 임계점을 32byte로 제한하였을 때 임계점 이하의 데이터에서 20%의 성능 개선 효과를 볼 수 있었다.

• 한국정보과학회논문지:시스템및이론
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• 제35권11호
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• pp.527-539
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• 2008

본 논문은 큐잉 이론을 이용한 멀티 프로세서 시스템-온-칩(MPSoC)의 버스 매트릭스 기반 통신 구조에 대한 성능 예측 기법을 제안한다. 버스 매트릭스 기반 통신 구조는 다양한 설계 인자를 가지고 있어 이에 대한 성능 최적화는 방대한 설계 공간의 탐색을 필요로 하지만, 현재 널리 사용되고 있는 시뮬레이션에 기반한 방법은 많은 시간을 요하기 때문에 점점 짧아지고 있는 시장 적기 출하(time-to-market) 제약 조건을 만족하기 어렵다. 이러한 문제를 해결하기 위하여 본 논문에서는 시뮬레이션보다 훨씬 빠르면서 정확하게 성능을 예측할 수 있는 기법을 개발하였다. 제안한 성능 분석 기법은 고성능의 버스 매트릭스를 위해 사용되는 버스 프로토콜인 multiple outstanding transaction을 고려한다. 또한 지수 분포(exponential distribution)를 이용하여 비현실적으로 메모리 시스템을 모델하였던 기존의 연구들과 달리 실제적인 메모리 시스템 모델을 위하여 일반 분포(general distribution)를 이용하였다. 제안한 성능 예측 기법의 정확도 및 효율성을 검증하기 위하여 무작위로 생성된 버스 트랜잭션들과 4-채널 DVR 예제에 적용하였을 때, 사이클 단위의 정확도를 갖는 시뮬레이션과 비교하여 $10^5$배 이상 빠르면서 평균 94% 이상의 정확도를 갖는 것으로 분석되었다.