• 한국통신학회논문지
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• 제30권11A호
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• pp.1092-1097
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• 2005

본 논문에서는 곱셈을 수행할 때 발생되는 스위칭 을을 줄이는 방식의 저전력 부스 곱셈기를 제안한다. radix-4 부스 알고리즘 (radix-4 Booth algorithm)은 입력에서 연속되는 3비트가 0이나 1의 같은 값을 가지게 되면, 부스 인코딩 결과로서 0을 발생시키는 특성을 가지고 있다. 따라서 곱셈기의 두 입력 중 더 작은 활성영역을 갖는 입력을 승수로 사용할 때 부분 곱셈결과가 0이 될 확률이 높다. 제안된 곱셈기는 곱셈식을 본래의 곱셈 입력 비트보다 더 작은 비트를 갖는 여러 개의 곱셈식으로 분할한 후, 각각의 곱셈들을 독립적으로 계산하여 각각의 곱셈의 결과를 더하여 최종적인 결과를 얻는다. 따라서 곱셈의 두 입력간의 교환율은 기존의 곱셈기보다 더 높아지게 된다. 이는 제안된 곱셈기의 부스 인코딩 결과가 0이 되는 확률이 기존의 곱셈기보다 더 높은 저전력 곱셈기를 구현할 수 있음을 의미한다. 제안된 곱셈기는 기존의 부스 곱셈기보다 최대 $20\%$ 정도의 소모전력이 감소됨을 확인하였다.

• 한국통신학회논문지
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• 제31권6C호
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• pp.603-613
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• 2006

저전력 설계는 시스템의 소모전력을 줄임으로써 에너지 절약과 함께 휴대용 장치의 배터리 수명을 극대화시킴에 있어 직면한 가장 중요한 문제이다. 본 논문에서는 개량형 CSHM을 이용하여 저전력 DCT 구조를 제안하였다. 제안된 구조는 Computation Sharing Multiplication 연산 과정 중 불필요한 비트에 대한 연산을 수행하지 않는다. 실험 결과, 기존의 DCT 알고리즘과 동일한 연산 결과를 보이면서도 최대 약 9%의 소모전력이 감소하였다. 따라서 제안된 저전력 DCT 구조는 저전력 및 고성능으로 DCT 알고리즘을 처리해야하는 휴대용 멀티미디어 시스템에 적용이 가능하다.

• 한국통신학회논문지
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• 제30권12C호
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• pp.1256-1261
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• 2005

본 논문에서는 곱셈을 수행할 때 발생되는 스위칭 율을 줄이는 방식의 저전력 부스 곱셈기를 제안한다. radix-4 부스 알고리즘 (radix-4 Booth algorithm)은 입력에서 연속되는 3비트가 0이나 1의 같은 값을 가지게 되면, 부스 인코딩 결과로서 0을 발생시키는 특성을 가지고 있다. 따라서 곱셈기의 두 입력 중 더 작은 활성영역을 갖는 입력을 승수로 사용할 때 부분 곱셈결과가 0이 될 확률이 높다. 제안된 곱셈기는 곱셈식을 본래의 곱셈 입력 비트보다 더 작은 비트를 갖는 여러 게의 곱셈식으로 분할한 후, 각각의 곱셈들을 독립적으로 계산하여 각각의 곱셈의 결과를 더하여 최종적인 결과를 얻는다. 따라서 곱셈의 두 입력간의 교환율은 기존의 곱셈기보다 더 높아지게 된다. 이는 제안된 곱셈기의 부스 인코딩 결과가 0이 되는 확률이 기존의 곱셈기보다 더 높은 저전력 곱셈기를 구현할 수 있음을 의미한다. 제안된 곱셈기는 기존의 부스 곱셈기보다 최대 $20\%$ 정도의 소모전력이 감소됨을 확인하였다.

• Journal of Platform Technology
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• 제12권2호
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• pp.58-63
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• 2024

CNN은 이미지 인식분야에서 높은 성능을 보이지만 반복적인 학습이 진행될 경우 많은 데이터 연산처리로 인한 시스템 자원부족으로 학습 시간이 오래 걸리고 많은 전력을 소모한다는 단점이 있다. 이에 본 논문에서는 합성곱 신경망 연산처리의 핵심 요소인 곱셈 프로세싱 엘리먼트에서 곱셈연산을 수행할 때 발생되는 스위칭 엑티비티를 줄이기 위해 승수와 피승수의 교환율을 늘리는 저전력 부스 곱셈기를 기반으로 하는 프로세싱 엘리먼트를 제안한다. 합성곱 신경망 병렬 연산처리를 지원하는 저전력 곱셈 프로세싱 엘리먼트는 Verilog-HDL을 사용하여 설계되었고, Intel DE1-SoC FPGA Board에 구현하였다. 실험은 성능평가에 대표적으로 MNIST의 숫자 이미지 데이터베이스를 대상으로 기존 제안된 곱셈기의 교환율과 비교하여 성능을 검증하였다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2005년도 춘계학술발표대회
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• pp.863-866
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• 2005

Low-power design is one of the most important challenges encountered in maximizing battery life in portable devices as well as saving energy during system operation. In this paper we propose a low-power DCT (Discrete Cosine Transform) architecture using a modified Computation Sharing Multiplication (CSHM). The overall rate of power consume is reduced during DCT: the proposed architecture does not perform arithmetic operations on unnecessary bits during the Computation Sharing Multiplication calculations. Experimental results show that it is possible to reduce power dissipation up to about $7{\sim}8%$ without compromising the final DCT results. The proposed lowpower DCT architecture can be applied to consumer electronics as well as portable multimedia systems requiring high throughput and low-power.

• ETRI Journal
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• 제37권1호
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• pp.107-117
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• 2015

This paper presents an energy-efficient (low power) prime-field hyperelliptic curve cryptography (HECC) processor with uniform power draw. The HECC processor performs divisor scalar multiplication on the Jacobian of genus 2 hyperelliptic curves defined over prime fields for arbitrary field and curve parameters. It supports the most frequent case of divisor doubling and addition. The optimized implementation, which is synthesized in a $0.13{\mu}m$ standard CMOS technology, performs an 81-bit divisor multiplication in 503 ms consuming only $6.55{\mu}J$ of energy (average power consumption is $12.76{\mu}W$). In addition, we present a technique to make the power consumption of the HECC processor more uniform and lower the peaks of its power consumption.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2013년도 제45회 하계 정기학술대회 초록집
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• pp.311.2-311.2
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• 2013

Transmutation characteristics of minor actinides in a transmutation reactor based on a Low Aspect Ratio (LAR) tokamak are investigated. One-dimensional neutron transport and burn-up calculation coupled with the tokamak systems analysis were performed to find the optimal system parameters. The dependence of the transmutation characteristics such as neutron multiplication factor, produced power and transmutation rate on an aspect ratio A in the range of 1.5 to 2.0 was investigated. By adding Pu239 in the transmutation blanket as a neutron multiplication material, it was shown that the one unit of the transmutation reactor based on the LAR tokamak producing fusion power of 150 MWth can destroy the minor actinides contained in the spent fuels produced from more than 19 units of l GWe PWRs with production of the power being in the range of 0.9 - 3.4 GWth.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제14권2호
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• pp.738-756
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• 2020

The modular multiplication is the key module of public-key cryptosystems such as RSA (Rivest-Shamir-Adleman) and ECC (Elliptic Curve Cryptography). However, the efficiency of the modular multiplication, especially the modular square, is very low. In order to reduce their operation cycles and power consumption, and improve the efficiency of the public-key cryptosystems, a dual-field efficient FIPS (Finely Integrated Product Scanning) modular multiplication algorithm is proposed. The algorithm makes a full use of the correlation of the data in the case of equal operands so as to avoid some redundant operations. The experimental results show that the operation speed of the modular square is increased by 23.8% compared to the traditional algorithm after the multiplication and addition operations are reduced about (s² - s) / 2, and the read operations are reduced about s² - s, where s = n / 32 for n-bit operands. In addition, since the algorithm supports the length scalable and dual-field modular multiplication, distinct applications focused on performance or cost could be satisfied by adjusting the relevant parameters.

• 대한전자공학회논문지SD
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• 제38권9호
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• pp.663-670
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• 2001

본 논문은 여러 이산 신호 처리(Digital Signal Processing)에서 많이 사용되는 FIR Filter의 전력 소모를 줄이는 새로운 방법을 제안한다. FIR Filter에서 소모되는 전력 중 곱셈기가 차지하는 비중이 매우 높다라는 사실과 2D 영상에서 이웃한 픽셀 값의 공간 상관성이 높다라는 성질을 이용하였다. 곱셈기의 입력인 영상 데이터를 상대적으로 상관성이 높은 상위 비트(MSBs)와 상관성이 낮은 하위 비트(LSBs)로 구분하고, 각각에 대해서 필터링을 수행하도록 하였다. 또한, 입력의 상위 비트와 필터 계수와의 곱셈 결과는 캐쉬 (cache)에 저장하여 재사용함으로써 불필요한 상위 비트의 연산을 줄이도록 하였다. 이러한 방법을 SMT(Separated Multiplication Technique)라 부르기로 한다. FIR Filter를 사용함에 있어 제안된 SMT를 이용하였을 경우에 15%정도의 전력 이득 효과를 얻을 수 있었다.

• 사물인터넷융복합논문지
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• 제6권2호
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• pp.25-29
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• 2020

타원곡선 암호 알고리즘은 RSA 공개키 알고리즘에 비해 짧은 키의 길이와 적은 통신 부하 때문에 IoT 환경에서 인증용으로 많이 사용되고 있다. 타원곡선 암호 알고리즘의 핵심연산인 스칼라 곱셈이 안전하게 구현되지 않으면, 공격자가 단순 전력분석이나 차분 전력분석을 사용하여 비밀 키를 찾을 수 있다. 본 논문에서는 스칼라 난수화와 타원곡선점 가리기를 함께 적용하고, 연산의 효율성이 크게 떨어지지 않으며 전력분석 공격법에 대응하는 결합 난수 타원곡선 스칼라 알고리즘을 제안한다. 난수 r과 랜덤 타원곡선 점 R에 대해 변형된 Shamir의 두 배 사다리 알고리즘을 사용하여 타원곡선 스칼라 곱셈 kP = u(P+R)-vR을 계산한다. 여기에서 위수 n=2^l±c일 때, 2^lP=∓cP를 이용하여 l+20 비트 정도의 u≡rn+k(modn)과 ν≡rn-k(modn)를 구한다.