• IEIE Transactions on Smart Processing and Computing
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• 제6권3호
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• pp.210-219
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• 2017

This paper proposes a modified min-max algorithm (MMMA) for nonbinary quasi-cyclic low-density parity-check (NB-QC-LDPC) codes and an efficient parallel block-layered decoder architecture corresponding to the algorithm on a graphics processing unit (GPU) platform. The algorithm removes multiplications over the Galois field (GF) in the merger step to reduce decoding latency without any performance loss. The decoding implementation on a GPU for NB-QC-LDPC codes achieves improvements in both flexibility and scalability. To perform the decoding on the GPU, data and memory structures suitable for parallel computing are designed. The implementation results for NB-QC-LDPC codes over GF(32) and GF(64) demonstrate that the parallel block-layered decoding on a GPU accelerates the decoding process to provide a faster decoding runtime, and obtains a higher coding gain under a low $10^{-10}$ bit error rate and low $10^{-7}$ frame error rate, compared to existing methods.

• 한국통신학회논문지
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• 제32권9C호
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• pp.801-809
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• 2007

LDPC 부호는 4G 이동통신 시스템에 적합한 오류 정정 부호이다. 그러나 알고리듬의 특성상 좋은 BER 성능을 위해서는 반복 복호에 의한 많은 연산량이 요구된다. 본 논문에서는 복호지연과 전력 소모에 대한 복호기의 성능을 증가시키기 위하여 반복 복호 횟수를 줄이는 알고리듬에 대하여 제안한다. 제안된 알고리듬은 현재 LLR 복호값과 이전 LLR 복호값 사이의 변화를 측정하고 변화 방향을 예측하며, 패리티 검사식을 만족시켜 수렴속도를 높이도록 LLR 값의 sign 비트를 반전시킨다. 실험결과, 제안한 방법은 BER 성능의 감소 없이 반복 복호 횟수를 약 33% 정도 줄이는 것이 가능하며 감소된 반복 복호 횟수에 비례하여 소모 전력도 감소시킬 수 있다.

• 대한전자공학회논문지SD
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• 제46권11호
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• pp.92-100
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• 2009

본 논문은 LLR-BP 복호 알고리즘을 사용하는 LDPC 복호기의 하드웨어 구조 분석하고 효율적인 복호기의 설계 방법들을 제시하였다. 또한 설계 시 복호 성능 및 하드웨어 복잡도에 영향을 미칠 수 있는 다양한 설계 이슈들을 제시하고 복호 성능의 변화를 모의실험을 통하여 분석하였다. 오류확률을 전달하는 메시지의 양자화는 정수부 3비트, 소수부 4비트를 할당하였고, 복호 성능이 저하되지 않도록 사전정보에 정수부 2비트, 소수부 4비트를 할당하였으며 LUT로 구현되는 $\Psi$(x) 함수를 조합회로인 PWL 블록으로 대체하여 하드웨어 구조의 개선에 대해 논의하였다. 복호 시간을 단축하기 위하여 중첩 스케줄링을 적용하고, 각 복호기 구조 및 설계 변수들의 제한에 따른 하드웨어 자원을 비교함으로써, 하드웨어 복잡도를 분석하였다.

• 방송공학회논문지
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• 제15권5호
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• pp.665-671
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• 2010

본 논문에서는 DVB-T2 (digital video broadcasting for terrestrial - 2nd generation) 시스템을 위한 터보 등화기를 제안 하고 그 성능을 분석하였다. 터보 등화기는 MAP (maximum a posteriori) 검파기와 LDPC (low density parity check) 복호기로 구성 되었다. LS(least square) 채널 추정 기반 SISO (soft-input-soft-output) MAP 등화기는 LDPC 복호기에 외래 확률 값을 준다. 터보 등화기의 성능을 반복 횟수에 따라 컴퓨터 실험을 통하여 분석하였다.

• 한국통신학회논문지
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• 제35권11C호
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• pp.901-906
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• 2010

겔러거와 맥케이에 의해 처음 소개된 LDPC(Low density parity check)부호는 성능의 우수함 및 간단한 복호과정으로 많은 관심을 받아 왔으며, 특히 DVB-Satellite 2, DVB-Cable 2, DVB-Terrestrial 2 등의 차세대 방송시스템에서 널리 사용되고 있다. LDPC 부호의 성능은 충분히 긴 길이의 부호어와 iterative decoder를 사용함으로서 샤논의 한계에 거의 근접하는 성능을 보여준다. 그러나, LDPC 부호는 현재 이동통신에서 널리 사용되고 있는 Turbo 부호와 비교해서 복잡한 부호화 과정이 단점으로 지적되고 있다. 본 논문에서는 IRA 부호기를 사용하여 DVB-S2 LDPC 부호기의 성능을 향상 시킬 수 있는 방안을 제안한다.

• 전자공학회논문지
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• 제50권2호
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• pp.104-113
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• 2013

60GHz 멀티-기가비트 WPAN 시스템을 위한 고속 QC-LDPC 복호기의 구조를 제안한다. 제안한 QC-LDPC 복호기 설계를 위하여 4 블록-병렬 계층 복호 기술과 fixed wire network 기술이 적용 되었다. 2단 파이프라이닝과 4 블록-병렬 계층 복호기술은 동작 주파수와 데이터 처리량을 개선시키는데에 큰 효과가 있다. 또한 본 제안한 복호기 구조에서 스위치 네트워크를 구현하여 위하여 fixed wire network로 간단하게 구현될 수 있으면 하드웨어 복잡도를 크게 감소시킬 수 있다. 제안한 672-비트, rate-1/2인 QC-LDPC 복호기 구조는 90-nm CMOS 표준 셀을 이용해 설계 및 합성하였다. 성능 분석 결과 제안한 QC-LDPC 복호기 구조는 794K 게이트를 가지며 클락 속도 290MHz 에서 작동한다. 12-iteration일 때 데이터 처리율은 3.9 Gbps 이며 60GHz WPAN 시스템에 적용되어 사용 될 수 있다.

• 전자공학회논문지
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• 제50권11호
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• pp.78-89
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• 2013

본 논문은 전 병렬구조를 기반으로 고속으로 동작하며 다중 모드를 지원하는 quasi-cyclic (QC) low-density parity-check(LDPC) 복호기를 제안한다. 제안하는 QC-LDPC 복호기는 고속 throughput을 지원하기 위하여 전 병렬구조를 기반으로 설계되었다. 전 병렬구조를 사용함에 따라 발생하는 인터커넥션의 복잡도 문제는 broadcasting 기반의 sum-product 알고리즘의 사용과 저복잡도 순환 쉬프트 네트워크를 제안함으로써 해결하였다. 또한, 전 병렬구조에서 체크 노드 프로세서와 변수 노드 프로세서의 사용량이 많아 발생하는 복잡도 문제를 제안하는 결합된 체크 및 변수 노드 프로세서를 통하여 해결하였다. 제안하는 QC-LDPC 복호기는 라우팅 방식의 인터커넥션 네트워크, 다중 모드를 지원하는 결합된 체크 및 변수 노드 프로세서와 순환 쉬프트 네트워크를 통하여 다중 모드를 지원할 수 있다. 제안하는 QC-LDPC decoder는 100 MHz 클락 주파수로 동작하며, 다중 모드를 지원하고 (1944, 1620) QC-LDPC 부호에 대해서 8.1 Gbps의 throughput을 지원한다.

• 한국전자통신학회논문지
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• 제12권4호
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• pp.569-574
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• 2017

잡음이 존재하는 채널환경에서의 정보전송을 위해서는 정보의 부호화 기술이 필요하다. 오류 검출과 정정에 사용되는 여러 가지 부호화 기술 중 Shannon의 한계에 가장 근접한 부호화 기술이 저밀도 패러티 체크(Low density Parity Check :LDPC) 부호이다. LDPC 부호와 sum-product 알고리즘의 조합에 의하여 얻어지는 복호 특성은 터보 부호, RA(Repeat Accumulate) 부호의 성능에 필적하며, 부호장이 매우 긴 경우에는 이들 성능을 추월한다. 본 논문에서는 영상 정보의 LDPC 부호화와 복호화 기술 원리에 관해 설명하고, Sum-product 알고리듬을 사용하는 LDPC 복호기를 FPGA로 구현한다.

• 한국통신학회논문지
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• 제34권2C호
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• pp.175-180
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• 2009

우수한 에러 정정 부호 기법인 LDPC(Low Density parity Check) 부호를 고밀도 광 기록 시스템에 적용하는 경우, 변조 부호 복호기는 연판정 채널 출력 검출기를 통과해 나온 정보 중에서 패리티 부분을 받아서 연판정 값을 출력해줘야 하는 알고리즘이 필요하다. 따라서 본 논문에서는 고밀도 광기록 채널에서 17PP 변조 부호에 대한 효과적인 연판정 입력 연판정 출력 런-길이 제한 부호의 복호 알고리즘을 제안하고, 이 때 LDPC 부호의 성능을 비교하였다. 그 결과 기존에 연구되었던 (1, 7) RLL을 이용한 연판정 입력 연판정 출력 복호 알고리즘 보다, 고밀도 광 기록 채널에서는, 제안한 17PP를 이용한 연판정 입력 연판정 출력 복호 알고리즘이 0.8dB 정도의 성능 이득이 있는 것을 알 수 있었다.

• 한국통신학회논문지
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• 제33권10C호
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• pp.758-763
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• 2008

본 논문에서는 수직자기기록 채널에서 잡음 필터를 사용한 잡음 예측 터보 등화기를 제안한다. 고밀도 수직자기기록 채널에서 잡음 필터는 유색 잡음을 줄여준다. 채널 검출기로 SOVA (Soft Output Viterbi Algorithm)와 Bahl 등이 제안한 BCJR 알고리즘을 사용했으며 외부 오류정정부호로는 Sum-product 알고리즘으로 구현한 LDPC (Low Density Parity Check) 부호를 사용했다. 잡음 필터의 유무, 지터 잡음별, LDPC 부호의 크기별로 실험하였다. LDPC 부호는 부호율이 0.94인 0.5Kbyte (4336, 4096) LDPC 부호를 사용했고 다른 하나는 부호율이 0.97인 1Kbyte (8432, 8192) LDPC 부호를 사용하였다.