• 대한전자공학회논문지SD
• /
• 제47권5호
• /
• pp.31-40
• /
• 2010

본 논문에서는 IEEE 802.11n 무선 랜 표준용 LDPC 복호기 프로세서를 설계하였다. 설계된 프로세서는 IEEE 802.11n 표준의 블록길이 1,944와 부호화율 1/2의 패리티 검사 행렬을 지원하며, 하드웨어 감소를 위해 최소합 알고리듬과 layered 구조를 적용하였다. 최소합 알고리듬의 특징을 이용한 검사노드 메모리 최소화 방법을 고안하여 적용하였으며, 이를 통해 기존방법의 메모리 크기의 25%만을 사용하여 구현하였다. 설계된 프로세서를 $0.35-{\mu}m$ CMOS 셀 라이브러리로 합성한 결과, 200,400 게이트와 19,400 비트의 메모리로 구현되었으며, 80 MHz@2.5V로 동작하여 약 135 Mbps의 성능을 갖는다. 설계된 회로는 FPGA 구현을 통해 하드웨어 동작 검증과 복호성능을 분석하였으며, 이를 통해 설계된 LDPC 복호기의 유용성을 입증하였다.

• 한국정보통신학회논문지
• /
• 제12권1호
• /
• pp.189-195
• /
• 2008

WiMAX 표준인 IEEE 802.16e의 OFDMA 물리 계층에서는 채널 환경과 다양한 전송 성능의 요구에 부응하기 위해서 다양한 부호율과 부호 길이를 갖는 총 114가지의 가변 LDPC 부호를 정의하고 있다. 본 논문에서는 AWGN 채널에서 Min-Sum 복호 알고리즘을 사용한 시뮬레이션을 통해 부호율 및 부호 길이에 따른 LDPC 부호들의 성능을 평가한다. 부호율은 감소하고 부호의 길이는 증가할수록 우수한 성능을 보임을 확인할 수 있었다. 특히 각각 동일한 부호율에 대해 2가지의 LDPC 부호가 정 의 되 어 있는 2/3과 3/4의 부호율의 경우는 2/3A와 3/4B이 2/3B와 3/4A보다 우수한 성능을 보임을 확인하였다. 또한 반복횟수의 통계적 분석을 통한 반복횟수의 확률밀도함수를 통해 복호 복잡도를 파악하고, WER 성능을 추정하였다. 이상의 결과는 LDPC 복호기의 설계에서 부호의 성능과 복호 복잡도간의 절충을 위해 사용될 수 있다.

• 한국통신학회논문지
• /
• 제28권10C호
• /
• pp.936-941
• /
• 2003

최근에 소개된 density evolution 기법은 sum-product 알고리즘에서 LDPC 부호가 갖는 성능의 한계를 분석하였다[1]. 또한. Iterative decoding 알고리즘에서 전달되는 정보가 Gaussian 확률분포를 갖는 점을 이용하여 기존의 density evolution 기법을 단순화 시킨 연구결과가 소개되었다[2]. 한편. LDPC 부호의 한계 성능을 sum-product가 아닌 min-sum 알고리즘에서 분석한 결과가 최근에 발표되었다[3]. 본 논문에서는 이러한 일련의 연구 결과를 바탕으로 min-sum 알고리즘을 이용하면서 Gaussian 확률 분포 특성을 이용한 density evolution 기법을 소개한다. 제안된 density evolution 기법은 기존의 방법보다 적은 계산으로 정확한 threshold를 구할 수 있으며. 그 결과가 numerical simulation 결과와 잘 일치함을 나타내었다.

• 한국통신학회논문지
• /
• 제40권4호
• /
• pp.659-665
• /
• 2015

최근 네트워크의 전송 효율 증가를 위한 네트워크 코딩 기법에 대한 연구가 활발히 진행되고 있다. 본 논문에서는 네트워크 코딩 기법 중 하나인 Random Linear Network Coding(RLNC)를 서브패킷 단위로 적용하고 이를 오류 정정 코드중 하나인 Low-Density Parity-Check(LDPC)와 결합한 결합 코드인 A Joint Sub-Packet Level Network Coding and LDPC 기법을 제안하고, 네트워크 코딩 기법의 특성을 동일하게 가지며 제안방법을 사용함으로써 발생하는 추가적인 오류정정 성능을 보이고자 한다. 시뮬레이션 결과, 여분의 패킷을 획득하였을 때, LDPC만을 사용하는 것과 비교하여 오류 정정 능력이 향상되는 것을 확인하였다.

• 한국정보통신학회논문지
• /
• 제12권9호
• /
• pp.1654-1665
• /
• 2008

본 논문에서는 대표적인 반복 부호 알고리즘인 터보 부호, LDPC부호 TPC 등 세 가지 알고리즘에 대해 8PSK 이상의 다치 변조 방식 적용을 위해 수신단에서 비트 분리 방법을 제시한다. 수신된 I, Q 심볼만을 이용하여 세 비트 이상의 비트를 분리하기 위한 LLR 방식에 기초를 하여 LLR 방식의 단점인 복잡도를 개선하기 위해 Euclidean, MAX, sector, center focusing 방식에 대해 검토하였으며, 세 가지 반복 부호에 대해 최적의 비트 분리 방법을 제시하였다. 또한 DVB-S2에 적용되는 double ring 구조의 16-APSK, 지상파 DMB에 적용되는 격자구조의 16-QAM 방식에 대해 최적의 비트 분리 방법을 제시하였다.

• 한국통신학회논문지
• /
• 제28권10C호
• /
• pp.923-929
• /
• 2003

터보 처리는 무선 단일 입출력 통신 시스템과 마찬가지로 무선 다중 입출력 (MIMO: multi-input multi-output)통신 시스템에서도 재귀 처리를 통하여 Shannon Limit 근접하는 방법으로 알려져 왔다. 재귀 처리는 복호와 간섭 제거의 상호 영향을 극대화시킬 수 있으나 LDPC (Low Density Parity Check) 부호는 내부의 복호 처리의 지연으로 인해 터보 처리에 사용되지 않고 있다. 본 논문에서는 고속 무선 통신을 위한 터보 병렬 시공간 처리를 갖는 LDPC 부호화된 다중 입출력 시스템을 제시하고 낮은 신호 대 잡음 비 (SNR: Signal to Noise Ratio) 에서 복호된 프레임의 신뢰도를 판정하기 위한 평균 연출력 신드롬 (ASS: Average Soft-Output Syndrom) 기법을 제안한다. 모의 실험 결과는 제시된 시스템이 기존 시스템보다 성능이 뛰어나고 제안된 ASS 기법은 낮은 SNR에서 성능저하 없이 터보 처리의 평균 재귀 횟수를 효과적으로 줄이는 것을 보여준다.

• 한국정보통신학회:학술대회논문집
• /
• 한국해양정보통신학회 2010년도 춘계학술대회
• /
• pp.486-489
• /
• 2010

IEEE 802.11n WLAN 표준의 블록길이 1,944비트, 부호화율 1/2을 지원하는 layered LDPC 복호기 프로세서를 설계하였다. 하드웨어 복잡도 감소를 위해 최소합 알고리듬과 layered 구조를 적용하였으며, 최소합 알고리듬의 특징을 이용하여 검사노드 메모리의 용량을 기존의 방법보다 75% 감소시켰다. 설계된 프로세서는 200,400 게이트와 19,400비트의 메모리로 구현되었으며, FPGA 구현을 통해 하드웨어 동작을 검증하였다. Xilinx사의 Virtex-4 FPGA XC4vlx25 디바이스로 합성한 결과 120 MHz 클록으로 동작하여 약 200 Mbps의 성능을 나타내었다.

• JSTS:Journal of Semiconductor Technology and Science
• /
• 제14권4호
• /
• pp.419-426
• /
• 2014

This paper proposes a high-throughput encoding process and encoder architecture for quasi-cyclic low-density parity-check codes in IEEE 802.11ac standard. In order to achieve the high throughput with low complexity, a partially parallel processing based encoding process and encoder architecture are proposed. Forward and backward accumulations are performed in one clock cycle to increase the encoding throughput. A low complexity cyclic shifter is also proposed to minimize the hardware overhead of combinational logic in the encoder architecture. In IEEE 802.11ac systems, the proposed encoder is rate compatible to support various code rates and codeword block lengths. The proposed encoder is implemented with 130-nm CMOS technology. For (1944, 1620) irregular code, 7.7 Gbps throughput is achieved at 100 MHz clock frequency. The gate count of the proposed encoder core is about 96 K.

• 한국전자파학회논문지
• /
• 제23권11호
• /
• pp.1248-1255
• /
• 2012

본 논문에서는 DVB-S2에 제시된 LDPC 복P호기에 대하여 효율적인 알고리즘을 제안하고 고속화 하여, 이에 따른 FPGA구현 결과를 제시하였다. 고속 LDPC 복호기를 구현하기 위해서는 알고리즘 측면과 구현 측면에서 여러 가지 문제점이 있다. 알고리즘 측면에서는 첫째, LDPC 부호화 방식은 큰 블록 사이즈 및 많은 반복 횟수를 요구하므로 복호 속도를 높이기 위해서는 동일한 성능을 유지하면서 반복 횟수를 줄일 수 있는 알고리즘이 필요하다. 본 논문에서는 이를 위해 체크 노드를 기반으로 하여 복호화 과정을 거치는 horizontal shuffle scheduling(HSS) 알고리즘을 적용하여 기존의 반복 횟수를 줄일 수 있는 방안을 연구 하였다. 구현 측면에서 복호 속도를 높이기 위해서는 데이터의 많은 병렬 처리가 필요하다. 이러한 병렬 처리에 의해 노드 업데이트 연산 역시 병렬 처리가 가능하다. Check Node Update의 경우 look up table(LUT)이 필요하다. 이는 critical path의 주요 원인이 되는 부분으로 LUT 연산을 하지 않고 성능 열화를 최소화 하는 self-correction normalized min sum(SC-NMS) 연산 방식을 제안하였고, 최적의CNU 연산 방식에 따른 복호기 구조를 제안하고 FPGA 구현 결과, 복호 속도가 약 40 % 개선됨을 알 수 있다.

• 한국항해항만학회지
• /
• 제36권8호
• /
• pp.631-635
• /
• 2012

수중에서의 통신은 해수면과 해저면 등에 의한 신호의 반사가 생겨 다중경로 전달현상이 발생한다. 이러한 다중경로 전달의 영향으로 신호는 왜곡되고 원활한 수신을 방해하게 된다. 본 논문에서는 이러한 다중경로 환경에서 효율적인 패킷 설계를 위하여 채널 부호화 기법으로는 부호화 후의 크기 N = 1944 비트, 전송하고자 하는 데이터의 크기 K = 972 비트를 가지는 부호화율 1/2 인 LDPC(Low Density Parity Check codes) 부호를 이용하였으며, 다중경로로 인한 위상 오차 추정은 decision directed 방식을 이용하여 위상 추정을 하였다. 실제 동해 바다에서 송수신 거리가 200m, 500m 그리고 데이터 속도를 1Kbps, 4Kbps로 설정하여 각 거리 및 데이터 속도에 따른 QEF(Quasi Error Free)가 되는 지점에서의 최적의 패킷 구성을 위한 데이터 길이를 제시하였다.