• 마이크로전자및패키징학회지
• /
• 제21권2호
• /
• pp.43-51
• /
• 2014

3차원 적층 패키지(3D integrated package) 에서 초소형 패키지 내에 적층되어 있는 칩들의 발열로 인한 열 신뢰성 문제는 3차원 적층 패키지의 핵심 이슈가 되고 있다. 본 연구에서는 TSV(through-silicon-via) 기술을 이용한 3차원 적층 패키지의 열 특성을 분석하기 위하여 수치해석을 이용한 방열 해석을 수행하였다. 특히 모바일 기기에 적용하기 위한 3D TSV 패키지의 열 특성에 대해서 연구하였다. 본 연구에서 사용된 3차원 패키지는 최대 8 개의 메모리 칩과 한 개의 로직 칩으로 적층되어 있으며, 구리 TSV 비아가 내장된 인터포저(interposer)를 사용하여 기판과 연결되어 있다. 실리콘 및 유리 소재의 인터포저의 열 특성을 각각 비교 분석하였다. 또한 본 연구에서는 TSV 인터포저를 사용한 3D 패키지에 대해서 메모리 칩과 로직 칩을 사용하여 적층한 경우에 대해서 방열 특성을 수치 해석적으로 연구하였다. 적층된 칩의 개수, 인터포저의 크기 및 TSV의 크기가 방열에 미치는 영향에 대해서도 분석하였다. 이러한 결과를 바탕으로 메모리 칩과 로직 칩의 위치 및 배열 형태에 따른 방열의 효과를 분석하였으며, 열을 최소화하기 위한 메모리 칩과 로직 칩의 최적의 적층 방법을 제시하였다. 궁극적으로 3D TSV 패키지 기술을 모바일 기기에 적용하였을 때의 열 특성 및 이슈를 분석하였다. 본 연구 결과는 방열을 고려한 3D TSV 패키지의 최적 설계에 활용될 것으로 판단되며, 이를 통하여 패키지의 방열 설계 가이드라인을 제시하고자 하였다.

• 대한전자공학회논문지SD
• /
• 제47권1호
• /
• pp.28-37
• /
• 2010

본 논문에서는 FPGA와 VHDL을 이용하여 다채널 비동기 통신용 IC를 설계하였다. 기존에 상용되고 있는 대부분의 비동기 통신용 IC들은 최대 1~2채널(Channel)로 구성되어 있다. 따라서 2채널 이상의 통신 시스템을 구성할 때 원가가 높아지고 구현하기도 복잡해진다. 그리고 매우 적은 송수신 버퍼(Buffer)를 가지고 있으므로 고속으로 대용량의 데이터를 전송할 경우 마이크로프로세서에 걸리는 부하가 많아지게 된다. 이러한 문제를 해결하기 위해 본 논문에서는 비동기 통신 채널 8개를 단 한개의 IC로 설계하여 원가 절감 및 기능과 성능을 향상 시키도록 설계하였으며, 송수신 버퍼의 크기를 각각 256 바이트로 설계함으로써 고속의 통신을 가능하게 하였다. 또한 통신시 오동작을 방지하기 위해 디지털(Digital) 필터 및 첵섬(Check-sum) 로직을 설계하여 신뢰성을 향상시켰으며, 채널 먹스 로직을 설계하여 각 채널별 입/출력을 자유롭게 선택하도록 하여 통신 채널에 대한 입/출력 포트를 유연하게 사용할 수 있도록 설계하였다. 이와 같이 설계된 다채널 비동기 통신 IC를 ALTERA사의 Cyclone II Series EP2C35F672C8과 QuartusII V8.1을 이용하여 로직을 합성 및 시뮬레이션 하였다. QuartusII 시뮬레이션과 실험에서 성공적으로 수행되었으며, 설계된 IC의 우수성을 보이기 위해 비동기 통신 칩으로 많이 사용되고 있는 TI(Texas Instruments)사의 TL16C550A, ATMEL사의 ATmega128 범용 마이크로 콘트롤러와 수행시간 및 성능을 비교하여 본 논문에서 설계된 다채널 비동기 통신용 IC의 우수함을 확인하였다.

• 한국지능시스템학회논문지
• /
• 제22권2호
• /
• pp.218-224
• /
• 2012

최근에는, 초소형 AUV(Autonomous Underwater Vehicle)의 개발에 대한 요구가 증가하고 있으므로 그 요소 기술의 확보가 시급하다. 요소 기술의 하나로서 국부경로제어의 기존 연구에서는 주로 전방감시소나(Forward Looking Sonar : FLS)의 정보를 활용하고 있는데, FLS의 크기는 초소형 AUV에 적합하지 않으므로 장애물회피소나(Obstacle Avoidance Sonar : OAS)를 이용하는 것이 바람직하다. 요약하면, 초소형 AUV를 위한 OAS 기반의 국부경로제어 시스템은 다음과 같은 문제점들을 가지고 있다. 즉, OAS는 낮은 방위(bearing) 분해능 및 지역적인 거리(range) 정보를 제공하며, 임무시간을 증대하기 위해서 에너지 소비가 적은 시스템을 필요로 한다. 나아가, 구조 및 파라메터 관점에서 용이한 설계 절차를 요구한다. 이 문제를 해결하기 위해서 OAS 빔 모델링을 기반으로 진화 전략(Evolution Strategy : ES) 및 퍼지논리 제어기(Fuzzy Logic Controller : FLC)를 이용하는 지능형 국부경로제어 기법이 제안되었다. 제안된 기법의 성능을 검증하고 특성을 분석하기 위해서 수중비행체(Underwater Flight Vehicle : UFV)의 수평면 침로(course) 제어가 수행되었다. 시뮬레이션 결과는 제안된 기법에 있어서 실제 적용의 가능성과 추가 연구의 필요성을 보여준다.

• 한국정보통신학회논문지
• /
• 제15권4호
• /
• pp.913-920
• /
• 2011

본 논문에서는 수동형 900MHz RFID 태그 칩용 로직 공정 기반 저면적.저전력 1Kb EEPROM를 설계하였다. 1Kb 셀 배열 (cell array)은 1 워드 (word)의 EEPROM 팬텀 셀 (phantom cell)을 2차원 배열 형태인 (16행 ${\times}$ 16열) ${\times}$ 4블록으로 구성하였으며, 4개의 메모리 블록이 CG (Control Gate)와 TG (Tunnel Gate) 구동회로를 공유하므로 저면적 IP 설계를 하였다. TG 구동회로를 공유하기 위해 소자간의 전압을 신뢰성이 보장되는 5.5V 이내로 유지하면서 동작 모드별 TG 바이어스 전압을 스위칭해 주는 TG 스위치 회로를 제안하였다. 그리고 4 메모리 블록 중 하나의 블록만 활성화하는 partial activation 방식을 사용하므로 읽기 모드에서 전력소모를 줄였다. 그리고 하나의 열 (column)당 연결되는 셀의 수를 줄이므로 읽기 모드에서 BL (Bit-Line)의 스위칭 시간을 빠르게 하여 액세스 시간 (access time)을 줄였다. Tower $0.18{\mu}m$ CMOS 공정을 이용하여 (32행 ${\times}$ 16열) ${\times}$ 2블록과 (16행 ${\times}$ 16열) ${\times}$ 4블록의 2가지 배열 형태의 1Kb EEPROM IP를 설계하였으며, (16행 ${\times}$ 16열) ${\times}$ 4블록의 IP가 (32행 ${\times}$ 16열) ${\times}$ 2블록의 IP에 비해 레이아웃 면적은 11.9% 줄였으며, 읽기 모드 시 전력소모는 51% 줄였다.

• 전자공학회논문지D
• /
• 제35D권10호
• /
• pp.39-50
• /
• 1998

넓은 통과대역과 좁은 천이대역폭을 갖는 디지털 필터는 이동통신 장비의 CODEC이나 의료장비등에 사용된다. 이러한 주파수 특성을 갖는 디지털 필터는 다른 주파수 특성의 디지털 필터에 비해 계수 및 내부신호의 양자화 영향을 크게 받기 때문에 긴 워드 길이가 요구되며 이로 인해 칩의 면적 및 소모 전력이 증가한다. 본 논문에서는 이러한 주파수 특성을 갖는 디지털 필터의 저전력 구현을 위하여 CPL (Complementary Pass-Transistor Logic), 격자 웨이브 디지털 필터와 수정된 DIFIR (Decomposed & Interpolated FIR) 알고리듬을 이용한 설계 방법을 제시한다. CPL에서의 단락전류 성분을 줄이기 위하여 PMOS 몸체효과, PMOS latch 및 weak PMOS를 이용하는 3가지 방법에 대해 시뮬레이션을 통하여 비교한 결과 전파지연, 에너지 소모 및 잡음여유 면에서 PMOS latch를 사용하는 방법이 가장 유리하였다. 통찰력을 가지고 CPL 회로를 최적화하기 위해 CPL 기본구조에 대해 시뮬레이션 결과로부터 전파지연과 에너지 소모에 대한 경험식을 유도하여 트랜지스터의 크기를 정하는데 적용하였다. 또한 필터계수를 CSD (Canonic Signed Digit)로 변환하고 계수 양자화 프로그램을 이용하여 필터계수의 non-zero 비트수를 최소화시켜 곱셈기를 효율적으로 구현하였다. 알고리듬 측면에서 하드웨어 비용을 최소화하기 위해 수정된 DIFIR 알고리듬을 사용하였다. 시뮬레이션 결과 제안된 방법의 전력 소모가 기존 방법보다 38% 정도 감소되었다.

• 한국콘텐츠학회논문지
• /
• 제16권3호
• /
• pp.676-693
• /
• 2016

특허와 같은 기술자산의 경제적 가치를 평가하는 방법론 및 모델은 다방면에서 제시되고 있으나, 데이터베이스 자산의 가치를 객관적으로 평가할 수 있는 구조화된 평가모델이 없으므로, 이에 대한 평가모델 및 수명주기 결정로직의 정립을 통해 DB 자산의 라이센싱, 사업화 이전, 기술금융(담보) 등의 용도에 적용 가능성을 높일 필요가 있다. 본 연구에서는 DB 자산가치의 평가산출시, 예상 수요고객집단의 크기 및 수요량, 데이터셋의 크기 및 중요도, 데이터베이스가 보유기업의 매출성과에 기여한 정도, 데이터베이스 자산의 수명 등이 입력변수로 적절한지를 분석한다. 대부분의 DB 자산은 계속 업데이트되어 수명이 종료하는 경우가 많지는 않으므로 SW 패키지제품의 내용연한과 같은 5년을 표준수명으로 보고 있으나, 본 연구에서는 DB 자산의 가치가 작아지고 업데이트가 일어나지 않는 경우에 대해, DB 사용빈도에 대한 반감기 개념에 기반하여 수명주기 추정로직 및 DB 자산의 가치평가 모형을 제안한다.

• 대한전자공학회논문지SD
• /
• 제39권11호
• /
• pp.14-23
• /
• 2002

본 논문에서는 SOVA(Soft Output Viterbi Algorithm)를 이용한 터보 복호기의 최적화된 설계를 위하여 두 가지 방법을 적용하고 검증하였다. 첫 번째 방법은 생존 경로를 찾기 위한 역추적9trace back) 회로와 2단 SOVA의 가중치 인자(weighting factor)를 찾기 위한 2단 역추적 회로를 동시에 적용시키는 것이다. 이 방법을 적용할 경우 두 단계의 기능을 동시에 수행하도록 하여 레지스터 교환 방식 혹은 역추적 회로만을 적용한 SOVA 디코더보다 속도와 면적의 효율성을 높일 수 있다. 두 번째 방법은 비례 축소 인자만을 적용한 SOVA 디코더보다 속도와 면적의 효율성을 높일 수 있다. 두 번째 방법은 비례 축소 인자(scalling factor)를 적용하여 디코더의 수행 시 발생된 왜곡을 보상하는 것이다. 이 방법을 부호율 1/3, 256 비트의 프레임 사이즈를 가지는 8-state SOVA 디코더에 적용하여 0.25에서 0.33사이의 비례 축소 인자 값을 얻을 수 있었다. 이에 따라 10E-4의 BER(에러율)에서 비례 축소인자가 없는 시스템에 비해 2dB의 SNR(신호 대 잡음비) 성능 향상이 있었다. 이렇게 제시된 방법을 바탕으로 Xillinx XCV 1000E FPGA를 이용하여 검증한 결과 256비트 프레임 사이즈의 경우 최대 33.6MHz 주파수에서 동작하였으며, 845 클럭의 지연속도를 가지고 175K개의 케이트 수를 가지는 단일 칩으로 동작을 검증하였다.

• 한국전자파학회논문지
• /
• 제20권10호
• /
• pp.1107-1113
• /
• 2009

본 논문에서는 K-Band에서 동작하는 1/2 주파수 분배기를 130 nm CMOS 공정을 이용하여 설계하고 제작한 결과를 보인다. 피드백 방식의 밀러 주파수 분배기는 20~25 GHz에서 동작하며 바이어스 전압 1.2 V에서 7.2 mW의 전력을 소모하고 코어 회로의 레이아웃 크기는 $315{\times}246\;um^2$이다. 밀러 주파수 분배기의 출력 신호를 2분 주시키기 위한 CML(Current Mode Logic) 주파수 분배기는 8.5~13 GHz에서 동작하며 5.7 mW의 전력을 소모하고, 코어 회로의 레이아웃 크기는 $91{\times}98\;um^2$이다. 또한 두 주파수 분배기를 결합하여 20~25 GHz의 입력 신호가 4분주되어 출력됨을 확인하였다.

• 지질공학
• /
• 제29권4호
• /
• pp.383-391
• /
• 2019

Bio-grouting based on microbial-induced calcite precipitation (MICP) is recently emerging as a novel and environmentally friendly technique for improvement of coarse-grained ground. To date, the mechanical behaviour of bio-grouted coarse-grained soil with different calcite contents and grain sizes still remains poorly understood. The primary objective of this study is to investigate the influence of calcite content on the mechanical properties of bio-grouted coarse-grained soil with different grain sizes. This is achieved through an integrated study of uniaxial loading experiments of bio-grouted coarse-grained soil, 3D digitization of the grains in conjunction with discrete element modelling (DEM). In the DEM model, aggregates were represented by clump logic based on the 3D morphology digitization of the typical coarse-grained aggregates while the CaCO₃ was represented by small-sized bonded particle model. The computed stress-strain relations and failure patterns of the bio-grouted coarse-grained soil were validated against the measured results. Both experimental and numerical investigation suggest that aggregate sizes and calcite content significantly influence the mechanical behaviour of bio-cemented aggregates. The strength of the bio-grouted coarse-grained soil increases linearly with calcite content, but decreases non-linearly with the increasing particle size for all calcite contents. The experimental-based DEM approach developed in this study also offers an optional avenue for the exploring of micro-mechanisms contributing to the mechanical response of bio-grouted coarse-grained soils.

• 한국통신학회논문지
• /
• 제32권3C호
• /
• pp.297-305
• /
• 2007

본 논문에서는 주요 영화사들로 구성된 DCI(Digital Cinema Initiatives)에 의해 디지털 시네마를 위한 영상 압축 표준으로 제정된 Motion JPEG2000 부호화기를 FPGA를 타겟으로 구현하였다. JPEG2000의 주요 구성요소인 리프팅-기반의 DWT(Discrete Wavelet Transform)와 EBCOT(Embedded Block Coding with Optimized Truncation)의 Tier 1을 하드웨어로 구현하였고, Tier 2과정은 소프트웨어로 구현하였다. 디지털 시네마를 위해 입력 영상의 크기(tile size)는 최대 $1024\times1024$까지의 고해상도를 지원할 수 있도록 하였고, 실시간성을 보장하기 위해 3개의 엔트로피 부호화기를 사용하였다. Verilog-HDL을 이용하여 하드웨어로 구현했을 경우 Altera사의 Stratix EP1S80에서 32,470 LE (logic element)에 해당하는 자원을 사용하면서 FPGA에 사상되었고, 150Mhz의 주파수에서 안정적으로 동작하였다.