Design of K-Band Frequency Divider Using 130 nm CMOS Process

In this paper, the design and implementation of K-Band frequency dividers using 130 nm CMOS process are presented. A Miller frequency divider is presented, which realizes a division range from 20 to 25 GHz with 7.2 mW power consumption from 1.2 V supply. The layout size of the core circuit is about $315{\times}246\;um^2$. In addition, a CML frequency divider which divides the output signal of the Miller frequency divider is also presented, which realizes a division range from 8.5 to 13 GHz with 5.7 mW power consumption. The layout size of the CML core is about $91{\times}98\;um^2$. Cascading the Miller and CML frequency dividers, we confirmed the divide-by-4 operation for the input signal from 20 to 25 GHz.

130 nm CMOS 공정을 이용한 K-Band 주파수 분배기 설계

본 논문에서는 K-Band에서 동작하는 1/2 주파수 분배기를 130 nm CMOS 공정을 이용하여 설계하고 제작한 결과를 보인다. 피드백 방식의 밀러 주파수 분배기는 20~25 GHz에서 동작하며 바이어스 전압 1.2 V에서 7.2 mW의 전력을 소모하고 코어 회로의 레이아웃 크기는 $315{\times}246\;um^2$이다. 밀러 주파수 분배기의 출력 신호를 2분 주시키기 위한 CML(Current Mode Logic) 주파수 분배기는 8.5~13 GHz에서 동작하며 5.7 mW의 전력을 소모하고, 코어 회로의 레이아웃 크기는 $91{\times}98\;um^2$이다. 또한 두 주파수 분배기를 결합하여 20~25 GHz의 입력 신호가 4분주되어 출력됨을 확인하였다.