• 컴퓨터교육학회논문지
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• 제11권2호
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• pp.65-78
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• 2008

기존의 교육용 디지털 시뮬레이터들은 논리소자(AND, OR gate 등)의 입력 포트 수, 선의 상태변화, custom component등에 대한 제한이 있다. 본 논문에서는 이러한 제한을 완화시키고, 큰 규모의 논리를 여러 개의 도면으로 나누어 처리할 수 있는 확장형 디지털 논리 회로 시뮬레이터 XSIM (eXpandable digital logic circuit SIMulator)을 제안한다. XSIM은 큰 회로를 여러 개의 페이지로 나누어 작업이 가능함으로 복잡한 논리도면 구성이나, 팀별수업에 도움이 될 것으로 기대된다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 ITC-CSCC -1
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• pp.220-223
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• 2002

The digital logic systems(DLS) is classified into digital combinational logic systems(CDLS) and digital sequential logic systems(SDLS). This paper presents a method of constructing the digital sequential logic systems without feedback. Firstly we assign all elements in Finite Fields to P-valued digit codes using mathematical properties of Finine Fields. Also, we discuss the operarional properties of the building block T-gate that is used to realizing digital sequential logic systems over Finite Fields. Then we realize the digital sequential logic systems without feedback. This digital sequential logic systems without feedback is constructed ny following steps. Firstly, we assign the states in the state-transition diagram to state P-valued digit dodo, then we obtain the state function and predecessor table that is explaining the relationship between present state and previous states. Next, we obtained the next-state function and predecessor table. Finally, we realize the circuit using T-gate and decoder.

• 조명전기설비학회논문지
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• 제21권1호
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• pp.28-34
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• 2007

본 연구에서는 새로 고안된 방전 논리 게이트 PDP의 논리 게이트 입력인 DC 방전특성에 대해 고찰하였다. 새로 고안된 방전 논리 게이트는 방전 경로에 따른 전극사이의 전위차를 제어하여 논리 출력을 유도한다. 실험결과 이 DC 방전들의 안정성을 위해 프라이밍 방전을 인가한 경우가 인가하지 않은 경우에 비해 방전지연시간이 1/3로 단축되며 방전개시전압은 1/2로 감소하였다. 또한 이 프라이밍 방전에서 발생한 공간전하는 방전종료 후 $30[{\mu}s]$ 정도까지 영향을 미친다. 그리고 시간적, 공간적 거리변화에 파라 공간전하가 DC 방전에 미치는 영향을 측정한 결과, 주 방전에서부터 시간적으로 멀어지는 것보다 공간적으로 멀어지는 것이 주 방전의 영향에서 쉽게 벗어날 수 있음을 알았다. 그러므로 각 주사전극 마다 방전 논리 게이트들을 독립적으로 동작시킬 수 있다는 결론을 얻었다.

• 한국전자통신학회논문지
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• 제12권1호
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• pp.189-194
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• 2017

양자논리회로의 가역성은 정보 가역적 및 에너지 가역적 회로라는 두 가지 가역 조건을 만족할 때 실현될 수 있다. 본 논문은 다치 양자논리 회로에서 원래상태로의 정보가역성 회복에 필요한 연산 사이클을 모델링하였다. 모델링을 위해 유니터리 스위치를 산술 멱승 스위치로 사용하는 함수 임베딩 방법을 사용하였다. 양자논리회로에서 수반게이트 쌍이 대칭이면 유니터리 스위치함수가 균형함수 특성을 보임으로써 원래상태의 정보 가역성 회복에 1 사이클 연산이 소요되었다. 반대로 비대칭 구조이면 상수 함수에 의해 2 사이클 연산이 소요되었다. 본 논문은 ternary M-S 게이트로 hybrid MCT 게이트를 실현할 경우의 비대칭 구조에 따른 2 사이클 복원 문제는 비대칭 구조의 수반게이트들을 대칭구조의 수반게이트로 등가 변환하여 해결할 수 있음을 밝혔다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2008년도 하계종합학술대회
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• pp.467-468
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• 2008

In this paper, a logic family, the transmission gate CMOS(TG CMOS) is proposed, which combines the transmission gate and pass transistor resulting in a different configuration from traditional full CMOS. In the simulation, basic cells comprising this logic are designed and their dynamic responses are analyzed. The simulation shows their performance is exceeding that of conventional full CMOS.

• 한국광학회:학술대회논문집
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• 한국광학회 2001년도 제12회 정기총회 및 01년도 동계학술발표회
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• pp.148-149
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• 2001

순광학적 스위치와 logic gate는 초고속 networks와 컴퓨터를 위한 차세대의 기술로 부각되고 있다. 현재 사용되고 있는 전자적인 switching, routing, 신호 처리들은 대용량 고속화에 그 한계를 나타내고 있다. 미래에 요구되는 초고속 광 네트워크의 계획은 광학 스위치와 광 변조장치가 필요하다는 것을 지적하고있다 최근에 전자나 광전자적으로 가능한 것 이상으로 미래에 요구되는 Tera bits/sec에 접근할 수 있는 고속 연산과 신호처리가 가능한 스위칭에 관한 연구가 활발이 진행되고 있다. (중략)

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 1999년도 춘계종합학술대회
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• pp.415-419
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• 1999

Many bipolar logic circuit of conventional occurred problem of speed delay according to deep saturation state of vertical NPN Transistor. In order to remove minority carries of the base region at changing signal in conventional bipolar logic circuit, we made transistor which is composed of NPN transistor shortened buried layer under the Base region, PNP transistor which is merged in base, epi layer and substrate. Also the Ring-Oscillator for measuring transmission time-delay per gate was designed as well. The structure of Gate consists of the vertical NPN Transistor, substrate and Merged PNP Transistor. In the result, we fount that tarriers which are coming into intrinsic Base from Emitter and the portion of edge are relatively a lot, so those make Base currents a lot and Gain is low with a few of collector currents because of cutting the buried layer of collector of conventional junction area. Merged PNP Transistor's currents are low because Base width is wide and the difference of Emitter's density and Base's density is small. we get amplitude of logic voltage of 200mv, the minimum of transmission delay-time of 211nS, and the minimum of transmission delay-time per gate of 7.26nS in AC characteristic output of Ring-Oscillator connected Gate.

• 한국광학회지
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• 제13권2호
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• pp.151-154
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• 2002

선광(all-optical) OR 논리소자가 반도체 광증폭기 (SOA)의 이득포화와 파장변환 특성을 이용하여 구현되었다. 전광(all-optical) OR 논리소자는 이득의 비선형성에 의해 동작되므로 SOA의 이득포화를 충분히 얻기 위해 펌프신호는 SOA의 입력단에서 어븀 첨가 광섬유 증복기(EDFA)에 의해 증폭되었다. 전광 OR논리소자의 동작특성은 2.5 Gbit/s에서 성공적으로 측정되었다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제6권3호
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• pp.146-153
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• 2006

We have been investigating InGaAs HEMTs as a future high-speed and low-power logic technology for beyond CMOS applications. In this work, we have experimentally studied the role of the side-recess spacing $(L_{side})$ on the logic performance of 50 nm $In_{0.7}Ga_{0.3}As$ As HEMTs. We have found that $L_{side}$ has a large influence on the electrostatic integrity (or short channel effects), gate leakage current, gate-drain capacitance, and source and drain resistance of the device. For our device design, an optimum value of $L_{side}$ of 150 nm is found. 50 nm $In_{0.7}Ga_{0.3}As$ HEMTs with this value of $L_{side}$ exhibit $I_{ON}/I_{OFF}$ ratios in excess of $10^4$, subthreshold slopes smaller than 90 mV/dec, and logic gate delays of about 1.3 ps at a $V_{CC}$ of 0.5 V. In spite of the fact that these devices are not optimized for logic, these values are comparable to state-of-the-art MOSFETs with similar gate lengths. Our work confirms that in the landscape of alternatives for beyond CMOS technologies, InAs-rich InGaAs FETs hold considerable promise.

• 전기전자학회논문지
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• 제8권1호
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• pp.22-32
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• 2004

본 논문에서는 Honghai Jiang에 의해 제안된 OVAG(Output value array graphs)를 기초로 MOVAG(Multi output value array graphs)를 이용한 다치논리함수의 구성방법을 제안하였다. D.M.Miller에 의해 제안된 MDD(Multiple-valued Decision Diagram)는 주어진 다변수의 함수에서 회로 설계까지 많은 처리시간과 노력이 요구되므로 본 논문에서는 MDD의 단점을 보완하여 데이터 처리시간의 단축과 적은 복잡도를 갖도록 MOVAG를 설계하였다. 또한 MOVAG의 구성 알고리즘과 입력행렬선정 알고리즘을 제안하고 T-gate를 사용하여 다치 논리 회로를 설계, 모의 실험을 통해 그 결과를 검증하였다.