• ETRI Journal
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• 제35권4호
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• pp.610-616
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• 2013

This paper proposes a transparent logic circuit for radio frequency identification (RFID) tags in amorphous indium-gallium-zinc-oxide (a-IGZO) thin-film transistor (TFT) technology. The RFID logic circuit generates 16-bit code programmed in read-only memory. All circuits are implemented in a pseudo-CMOS logic style using transparent a-IGZO TFTs. The transmittance degradation due to the transparent RFID logic chip is 2.5% to 8% in a 300-nm to 800-nm wavelength. The RFID logic chip generates Manchester-encoded 16-bit data with a 3.2-kHz clock frequency and consumes 170 ${\mu}W$ at $V_{DD}=6$ V. It employs 222 transistors and occupies a chip area of 5.85 $mm^2$.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2006년도 춘계종합학술대회
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• pp.721-724
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• 2006

본 논문에서는 분할기법을 이용하여 디지털논리스위칭함수를 구성하는 한가지 방법을 제안하였다. 먼저, 디지털논리시스템에 대한 분할기법의 개념을 서술하였고, 본 논문에서 사용되는 각종 정의에 대해 논의하였다. 또한, 제안한 방법으로 구한 디지털논리스위칭함수를 회로설계하기 위해 먼저, 각각의 분할함수에 기초를 둔 Building Block(BB)을 구성에 대해 서술하였다. 그리고 이들 BB를 근간으로 회로설계하는 방법에 대해 논의하였다. 그리고 제안한 방법을 적용 예를 들어 그 결과를 기존의 방법과 비교 및 검토하였다. 그 결과 기존의 방법에 비해 효과적인 cost를 얻을 수 있었다.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2003년도 ICCAS
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• pp.69-72
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• 2003

This paper presents a current-mode multiple-input minimum circuit. The proposed circuit can be implemented by applying De Morgan’s law. The circuit diagram is simple and modular. It operates using a single 2.5V supply and has very low dissipation. The realization method is suitable for fabrication using CMOS technology and all transistors are operated in their saturation region. The performances of this proposed circuit were studied using the PSPICE analog simulation program. The simulation results show the approval of this circuit that it has adequate basic performances for a real-time fuzzy controller and a fuzzy computer.

• 대한전자공학회논문지SD
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• 제45권12호
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• pp.1-7
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• 2008

Magnetic Tunnel Junction (MTJ)는 비휘발성 소자로서 그간 기억소자분야에 국한되어왔으나, 최근 다양한 연구들에 의하여 자기논리 (magneto-logic) 회로에 사용되면서 기존 트랜지스터 기반의 논리연산자를 대체할 수 있는 가능성을 보이고 있으며, 논리회로까지 확장 적용되어 스핀전자공학 분야의 새로운 장을 열 것으로 기대되어지고 있다. 자체 저장 능력을 갖는 MTJ 소자로 구현된 자기논리 회로는 전원이 꺼져도 정보가 그대로 유지되고, 또한, 불 (Boolean) 연산 수행 시 단순한 입력변화만으로 다양한 논리 연산자 구현이 가능한 구조적인 유연성을 보이므로, 물리적으로 완성된 회로 내에서 얼마든지 재구성이 가능한 자기논리 회로를 구현할 수 있다. 본 논문에서는 단순한 조합논리나 순차논리 회로의 동작을 넘어서, 임의의 3비트 논리회로 동작을 모두 수행할 수 있는 자기논리 회로를 제안한다. 이를 위해 3비트 논리회로 중에서 최대의 복잡성을 갖는 논리회로를 MTJ 소자를 사용하여 설계하였고, 그 동작을 이전 논문에서 제안된 바 있는 macro-model을 보완 적용하여 검증하였다. 제안된 회로는 3비트로 구현할 수 있는 가장 복잡한 논리회로의 동작을 수행할 뿐만 아니라, 전류구동회로의 게이트 신호들을 변화시킴으로써 임의의 3비트 논리 회로의 동작을 모두 수행하는 것이 가능하다.

• 한국컴퓨터정보학회논문지
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• 제6권1호
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• pp.7-13
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• 2001

VLSI의 집적도가 증가함에 따라 설계와 제조과정에서 기존의 논리 테스트 방법으로는 검출하기 어려운 고장들이 발생하고 있다. 최근에는 이러한 고장을 검출하기 위한IDDQ 테스팅 방법의 중요성이 증대되고 있다. 본 논문에서는 CMOS 회로내에서 IDDQ 값을 검사하여 고장의 유무를 검사하는 전류 테스팅 기법에 사용될 수 있는 새로운 전류감지기를 제안한다. 본 논문에서 제안된 전류감지기는 자기저항 소자 MR 전류감지기, 레벨변환기, 비교기로 구성되어 있으며 자동으로 고장을 검출할 수 있다.

• 한국통신학회논문지
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• 제10권1호
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• pp.42-47
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• 1985

본 논문에서는 대각선으로 출력이 1이 되는 양수 =1을 실현하는 간단한 논리회로를 제시하며 동시에 2출력을 갖는 ROM구조의 $\textrm{I}^2\textrm{L}$에 의한 다치논리회로의 설계를 제시한다. 제시된 회로는대칭적인 다치진리치표의 회로설계와 독립변수를 갖는 다치진리치표의 회로설계에 적합하다. 또한 Galois field(GF) 다치진리치표에 적용하였다.

• 한국철도학회:학술대회논문집
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• 한국철도학회 2000년도 춘계학술대회 논문집
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• pp.336-343
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• 2000

This paper proposes the failsafe control logic. which has applied to the voting on the TMR system by using FPGA The self-detection circuit is also designed for detecting a characteristic of fault at TMR system. The fault producing in the self-detection system is largely classified among an intermittent fault, a transient fault and a permanent fault. If it is happened to the permanent fault, the system can be failed. Therefore, it is designed the logic circuit which is not transferred the permanent fault to the system after shut off output. The control logic of the Fail Safe proposed in the paper is required for a circuit integrate of device to minimize the failure happened. Therefore, it makes to design FPGA with modeling of VHDL. The circuit of the Fail Safe of TMR system is able to apply to nuclear system, rail-way system, aerospace and aircraft system which is required for high reliability.

• 대한전자공학회논문지
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• 제26권10호
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• pp.1606-1616
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• 1989

In this paper, the design of DYNAMIC CMOS ARRAY LOGIC which has both advantages of dynamic CMOS and array logic circuits is proposed. The major components of DYNAMIC CMOS ARRAY LOGIC are two-stage dunamic CMOS circuits and an internal clock generator. The function block of dynamic CMOS circuits is realized as a parallel interconnection of NMOS transistors. Therefore the operating speed of DYNAMIC CMOS ARRAY LOGIC is much faster than the one of the conventional dynamic CMOS PLAs and static CMOS PLA. Also, the charge redistribution problem by internl delay is solved. The internal clock generator generates four internal clocks that drive all the dynamic CMOS circuits. During evaluation, two clocks of them are delayed as compared with others. Therefore the race problem is completoly eliminated. The internal clock generator also prevents the reduction of circuit output voltage and noise margin due to leakage current and charge coupling without any penalty in circuit operating speed or chip area utilization.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2003년도 학술회의 논문집 정보 및 제어부문 A
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• pp.267-270
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• 2003

This paper proposes high performance $8{\times}8$ multiplier using current-mode quaternary logic technique. The multiplier is functionally partitioned into the following major sections: partial product generator block(binary-quaternary logic conversion), current-mode quaternary logic full-adder block, quaternary-binary logic conversion block. The proposed multiplier has 4.5ns of propagation delay and 6.1mW of power consumption. Also, this multiplier can easily adapted to binary system by the encoder, the decoder. This circuit is simulated under 0.35um standard CMOS technology, 5uA unit current, and 3.3V supply voltage using Hspice.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 추계종합학술대회 논문집
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• pp.1117-1120
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• 1998

BIST architecture and circuit design are presented for the self-test of various datapath megacells including embedded SRAM, barrel shifter, adder and multiplier. The BIST architecture is composed of VCO, ROM, comparator and otehr control logic to measure the megacell' performance up to 300MHz. PC interface and control logic are also implemented to perform the manual testing of each megacell with various test patterns. The control logic was designed using VHDL and its circuit is synthesized using Synopsys for $0.6\mu$ 1-poly, 3-matal CMOS technology.