• 한국전기전자재료학회논문지
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• 제16권12호
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• pp.1142-1149
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• 2003

The strength and characteristics of the soldering interface of the power semiconductor chip in a power module has been firstly surveyed by the peel strength measurement method. A power module is combined with several power chips which generally has 30∼400$\textrm{mm}^2$ chip area to allow several tens or bigger amps in current rating, so that the traditional methods for interface characterization like shear test could not be applied to high power module. In this study power diode modules were fabricated by using lead-tin solder with 10${\times}$10$\textrm{mm}^2$ or 7${\times}$7$\textrm{mm}^2$ soldering interface. The peel strengths of soldered interfaces were measured and then the microscopic investigation on the fractured surfaces were followed. The peel test indicated that the crack propagated either through the bulk of the soft lead-tin solder which has 55-60 kgf/cm peel strength or along the interface between the solder and the plated nickel layer which has much lower 22 kgf/cm strength. This study showed that the peel test would be a useful method to quantify the solderability as well as to recognize which is the worst interface or the softest material in a power module with a large soldering area.

• 전기전자학회논문지
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• 제28권1호
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• pp.116-122
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• 2024

AMBA AHB-Lite 버스는 저전력 및 경제성 측면에서 SoC에 널리 사용되는 온칩 버스 프로토콜이다. 하지만 이 프로토콜은 종단간 데이터 무결성을 위한 에러 검출 및 정정이 불가능하다. 이로 인해 자동차와 같이 열악한 환경에서 동작하는 경우에 데이터 변질과 시스템 불안정을 일으킬 수 있다. 이러한 문제를 해결하기 위해 본 논문에서는 AMBA AHB-Lite 버스에 SEC-DED(Single Error Correction-Double Error Detection)를 적용하는 방법을 제안한다. 이는 전송 중 발생하는 데이터 에러를 실시간으로 감지하고 정정하여 종단간 데이터 무결성을 강화한다. 시뮬레이션 결과, 에러가 일어나도 실시간으로 이를 감지하고 정정하여 차량용 온칩 버스에서 종단간 데이터 무결성을 강화하는 것을 확인하였다.

• 한국산학기술학회논문지
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• 제14권6호
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• pp.2624-2630
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• 2013

LED 칩 패키징에서 다이 본딩은 분할된 칩을 리드 프레임에 고정시켜 칩이 이후 공정을 견딜 수 있도록 충분한 강도를 제공하는 중요한 공정이다. 다이본딩 공정 중에서, 측정 단계는 정확한 에폭시 토출 위치 지정과 충분한 강도를 가지고 접합할 수 있도록 다이가 정확한 위치에 놓여있는지 상태를 결정하는데 있어 매우 중요하다. 본 연구에서는 LED 다이 본딩을 위한 머신 비전 기반의 측정 시스템을 개발하였다. 제안된 시스템에서 에폭시 토출과 어태칭 상태 검출을 위해 각각 2개의 카메라를 사용하였다. 제안된 측정 시스템에 새로운 비전 알고리즘을 적용하였고, 실험을 통해 본 알고리즘의 효율을 검증하였다. 비전 알고리즘을 이용하여 측정된 위치 오차는 $X:-29{\mu}m$, $Y:-32{\mu}m$, 회전오차는 3도 이내 인 것을 확인할 수 있었다. 결론적으로 제안된 머신 비전 기반의 측정 시스템을 통해 개발된 다이 본딩 시스템의 향상된 성능을 확인하였다.

• ETRI Journal
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• 제29권4호
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• pp.421-429
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• 2007

This paper presents a direct-conversion CMOS transceiver for fully digital DS-UWB systems. The transceiver includes all of the radio building blocks, such as a T/R switch, a low noise amplifier, an I/Q demodulator, a low pass filter, a variable gain amplifier as a receiver, the same receiver blocks as a transmitter including a phase-locked loop (PLL), and a voltage controlled oscillator (VCO). A single-ended-to-differential converter is implemented in the down-conversion mixer and a differential-to-single-ended converter is implemented in the driver amplifier stage. The chip is fabricated on a 9.0 $mm^2$ die using standard 0.18 ${\mu}m$ CMOS technology and a 64-pin MicroLead Frame package. Experimental results show the total current consumption is 143 mA including the PLL and VCO. The chip has a 3.5 dB receiver gain flatness at the 660 MHz bandwidth. These results indicate that the architecture and circuits are adaptable to the implementation of a wideband, low-power, and high-speed wireless personal area network.

• 한국마이크로전자및패키징학회:학술대회논문집
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• 한국마이크로전자및패키징학회 2000년도 Proceedings of 5th International Joint Symposium on Microeletronics and Packaging
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• pp.74-79
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• 2000

In an attempt to estimate the wetting properties of wettable metal layers by wetting balance method, an analysis of wetting curves of the coating layer was performed. Based on the analysis, wetting properties of UBM-coated Si-plate were estimated by the new wettability indices. The wetting curves of the one and both sides-coated UBM layers have the similar shape and show the similar tendency to the temperature. So the wetting property estimation of one side coating is possible with wetting balance method. For UBM of Si-chip, Cr/Cu/Au UBM is better than Ti/Ni/Au in the point of wetting time. At general reflow temperature, the wettability of high melting point solders(Sn-Sb, Sn-Ag) is better than that of few melting point ones(Sn-Bi, Sn-In).The contact angle of the one side coated plate to the solder can be calculated from the farce balance equation by measuring the static state force and the tilt angle.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2010년도 하계학술대회 논문집
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• pp.107-108
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• 2010

Uncertainty and insecurity is a serious issue in all aspects of our society today as the change in environmental and societal conditions became more apparent than ever before through various disasters. Thus, it is now an important point in time for the government and responsible firms to implement an innovative scientific disaster management method that can lead to establishing a more secure and stable future. Therefore, authors have developed ubiquitous- based disaster prevention automation system(DPAS). The system would follow up after sensors detecting fires, thefts, torrents, floods, and infrastructural leaks. It prevents disasters in advance by utilizing a wireless communications net or ethernet to conduct real-time monitoring from a remote place. The system also has an advantage as it is designed in a compact size that applies a precision-focused programmable logic controller(PLC) of one-chip type.

• 한국산학기술학회논문지
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• 제18권4호
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• pp.175-182
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• 2017

본 와이어 본딩은 발광 다이오드의 패키징 공정에서 매우 중요한 공정으로 금 와이어를 이용하여 발광 다이오드 칩과 리드 프레임을 연결함으로써 다음 공정에서의 전기적 작동을 가능하게 한다. 와이어 본딩 공정은 얇은 금속선을 연결하는 공정으로 열 압착 본딩(thermo compression bonding)과 초음파 본딩(ultra sonic bonding)이 있다. 일반적인 와이어 본딩 공정은 LED 칩 상부 전극 부위에 볼 모양의 본딩을 진행하는 1st ball bonding 공정, loop를 형성하여 다른 전원 연결부위로 wire를 늘어뜨리는 looping 공정, 다른 전극 부위 상부에 stitch를 형성하여 bonding 하는 2nd stitch bonding으로 구분된다. 본 논문에서는 발광 다이오드 다이 본딩 공정에 영향을 주는 다양한 공정 변수에 대하여 분석을 수행하였다. 그리고 반응 표면 분석법을 통하여 Zener 다이오드 칩과 PLCC 발광 다이오드 패키지 프레임을 연결하는 공정 최적화 결과를 도출하였다. 실험 계획법은 5인자, 3수준에 대하여 설정하였으며 4가지 반응에 대하여 인자를 분석하였다. 결과적으로 본 연구에서는 모든 목표에 맞는 최적 조건을 도출하였다.

• 한국표면공학회지
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• 제36권2호
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• pp.168-175
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• 2003

The purpose of solder plating on chip external electrode is to provide a proper solderability to chips on PCB's. The quantitative or qualitative analysis of solderability has been performed by destructive methods, reflow or flow. Evidently, the solderability tends to depend on the grain structure which is varied with additives. Research on the feasibility of employing electrochemical techniques to characterize the solderability of electroplated tin - lead, with respect to the additives, was non destructively performed. The deposit morphology and the polarization behavior of electrolytes containing proprietary additives were evaluated to investigate the soldering degradation. The plated panels from synthetic electrolyte were analyzed according to % Sn, plating thickness, deposit appearance, grain structure, solderability and cyclic voltammetry.

• 마이크로전자및패키징학회지
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• 제17권3호
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• pp.17-26
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• 2010

반도체 패키지에 사용되고 있는 유연 솔더는 환경 보호 필요성 대문에 무연 솔더로 빠르게 대체되고 있다. 이와 같은 무연 솔더에 대한 여구는 주로 재료의 발견과 공정 적응성의 관점에서 이루어졌을 뿐, 기계적인 성질이나 신뢰성의 관점에서의 연구는 많이 이루어지지 않았다. 본 논문에서는 무아레 간섭계를 이용하여 유연 솔더와 무연 솔더 실장 WB-PBGA 패키지 결합체의 온도변화에 대한 열-기게적 거동을 해석하였다. 실시간 무아레 간섭계를 이용하여 각 온도 단계에서 변위 분포를 나타내는 간섭무늬를 얻고, 그로부터 유연과 무연의 솔더 조인트를 갖는 WB-PBGA 패키지의 굽힘 변형 거동 및 솔더 볼의 변형률을 비교 분석하였다. 분석결과를 보면 유연 솔더 실장 패키지 결합체의 솔더 볼은 칩경계 부근인 #3 솔더 볼에서 발생하는 전단변형률이 파손에 큰 영향을 미치며, 무연 솔더가 실장된 패키지 결합체의 솔더 볼은 가장 바깥 부근인 #7 솔더 볼에서 발행하는 수직 변형률이 파손에 큰 영향을 미칠 것으로 예측된다, 또한 무연 솔더 실장 패키지 결합체는 같은 온도 조건에서 유연 솔더 실장된 패키지에 비해 굽힘 변형이 휠씬 크게 발생될 뿐 아니라 솔더 볼의 유효변형률도 10% 정도 크게 발생하는 것으로 나타나서 열변형에 의한 파손에 취약할 것으로 예측된다.

• 전기학회논문지
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• 제59권8호
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• pp.1406-1415
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• 2010

As process technology for semiconductor goes beyond the ultra-deep submicrometer regime, interconnect reliability on a chip has become a serious design concern. As process parameters scale, interconnect widths are reduced rapidly while the current flowing through the interconnect does not decrease in a proportional manner. This trend increases current densities in metal interconnects which may lead to poor reliability for electromigration. Hence, it is critical to estimate the current amount passing through the interconnects earlier in semiconductor design stages. The purpose of this paper is to propose a fast yet accurate current estimation technique that can offer not only analysis time equivalent to those offered by the previous approximation methods but also a relatively precise estimation by using closed-form equations. The accuracy of the proposed technique was confirmed to be about 8 times better on average when compared to the previous work.