• International Journal of Advanced Culture Technology
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• 제8권2호
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• pp.42-47
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• 2020

This study is to develop Korean version of the 7 Learning Style Inventory(LSI) for IT major Students by systematic translation process and to test learning style of IT major University students. Translated and developed Korean version of LSI was verified of validity by comparing with existing V.A.K. learning style model. We can develop various tactics for 7 learning styles of students. Once the learning style of each student is confirmed, customized teaching for individual and team can be done more efficiently through teaching and learning strategies according to each learning style. Developed LSI was applied to the IT major students of two classes from Chungwoon University in Incheon. Results of LSI survey show that learning styles of 24 students out of 35 students from two classes are matched with V.A.K. learning styles of same students. It was 68.6% match in learning style, and shows that validity of 7 LSI. We need to elaborate Korean questionnaires of the LSI more, and extend and apply to the non-IT major students group.

• 산업공학
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• 제16권3호
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• pp.344-351
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• 2003

Critical dimension is one of the most important characteristics of up-to-date integrated circuit devices. Hence, critical dimension control in a semiconductor wafer fabrication process is inevitable in order to achieve optimum device yield as well as electrically specified functions. Currently, in complex semiconductor wafer fabrication processes, statistical methodologies such as Shewhart-type control charts become crucial tools for practitioners. Meanwhile, given a critical dimension sampling plan, the analysis of variance technique can be more effective to investigating critical dimension variation, especially for on-chip and on-wafer variation. In this paper, relating to a typical sampling plan, linear statistical models are presented for the analysis of critical dimension variation. A case study is illustrated regarding a semiconductor wafer fabrication process.

• 마이크로전자및패키징학회지
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• 제7권4호
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• pp.23-29
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• 2000

사용되는 metal구분 없이 반도체 공정장비들을 사용함으로써 cross-contamination을 유발시킬 수 있다. 특히, copper(Cu)는 확산이 쉽게 되어 cross-contamination에 의해 수 ppm정도가 wafer에 오염되더라도 트랜지스터의 leakage current발생 요인으로 작용할 수 있기 때문에 Si-IC성능에 치명적인 영향을 미칠 수 있는데, Si-LSI 실험실에서 할 수 있는 공정과 Si-LSI 실험실을 나와 할 수 있는 공정으로 구분하여 최대한 Si-LSI 장비를 공유함으로써 최소한의 장비로 Cu cross-contamination문제를 해결할 수 있다. 즉, 전기도금을 할 때 전극으로 사용되어지는 TiW/Al sputtering, photoresist (PR) coating, solder bump형성을 위한 via형성까지는 Si-LSI 실험실에서 하고, 독립적인 다른 실험실에서 Cu-seed sputtering, solder 전기도금, 전극 etching, reflow공정을 하면 된다. 두꺼운 PR을 얻기 위하여 PR을 수회 도포(multiple coaling) 하고, 유기산 주석과 유기산 연의 비를 정확히 액 조성함으로서 Sn:Pb의 조성비가 6 : 4인 solder bump를 얻을 수 있었다. solder를 도금하기 전에 저속 도금으로 Cu를 도금하여, PR 표면의 Cu/Ti seed층을 via와 PR표면과의 저항 차를 이용하여 PR표면의 Cu-seed를 Cu도금 중에 etching 시킬 수 있다. 이러한 현상을 이용하여 선택적으로 via만 Cu를 도금하고 Ti층을 etching한 후, solder를 도금함으로써 저 비용으로 folder bump 높이가 60 $\mu\textrm{m}$ 이상 높고, 고 균일/고 밀도의 solder bump를 형성시킬 수 있었다.

• 대한전자공학회논문지
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• 제13권2호
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• pp.34-39
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• 1976

본논문은 Minicomputer를 LSI화 할때의 문제점을 명확히 하고, 그 해결책을 검토한 다음 앞에서 설계한 N)VA Emulator의 성능을 평가하기 위한 Simulation을 행하였다. 성과로서는 Microprocessor에 의한 하드웨어설계의 문제점과 몇가지 과제등이 명확히 되었다. The purpose of this thesis is to make clear the problems which would arisc from the process of making the Minicomputer by the employment of LSI, and to examine a solution to the problems. This Simulation 19 do for value performance of NOVA Emulator which designed before this. As a result of this studies, The problem of the hardware design by Microprocessor, the problem to be accompanied with application of LSI to the computer in the furture, etc. are mentioned definitely.

• Composites Research
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• 제30권2호
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• pp.77-83
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• 2017

섬유강화 세라믹 복합재료 제조 방법 중 실리콘 용융 침투 공정법(Liquid Silicon Infiltration-LSI)은 낮은 제조단가 및 짧은 공정 시간 등의 장점을 가진다. 본 연구에서는 고온 내산 특성이 우수한 SiC 섬유를 LSI 공정에 적용하기 위해 결정화도와 산소함량이 다른 세 가지 SiC 섬유(Tyranno SA, LoxM, Tyranno S)를 이용하여 $SiC_f/SiC$ 복합재료를 제작하고 그 적용 가능성을 확인하였다. LSI 공정을 통해 제조된 $SiC_f/SiC$ 복합재료는 모두 2% 미만의 기공률로 치밀화 되었지만, 섬유의 결정화도와 산소함량에 따라 3점 굽힘강도는 큰 차이를 나타냈다. 이는 $1450^{\circ}C$ 이상의 높은 LSI 공정 온도에 SiC 섬유가 노출 될 경우 비정질 SiOC상이 결정화되며 수축하는 현상과 섬유 내 잔존 산소-모재 내 탄소의 반응으로 인한 미세구조 차이에 기인하는 것으로 판단된다. 이는 SEM, XRD 및 TEM 분석을 통해 섬유 종류별 공정온도에서의 특성 변화로 확인하였다.

• ETRI Journal
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• 제25권5호
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• pp.288-296
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• 2003

In this study, we present a 260k color TFT LCD driver chip set that consumes only 5 mW in the module, which has exceptionally low power consumption. To reduce power consumption, we used many power-lowering schemes in the logic and analog design. A driver IC for LCDs has a built-in graphic SRAM. Besides write and read operations, the graphic SRAM has a scan operation that is similar to the read operation of one row-line, which is displayed on one line in an LCD panel. Currently, the embedded graphic memory is implemented by an 8-transistor leaf cell and a 6-transistor leaf cell. We propose an efficient scan method for a 6-transistor embedded graphic memory that is greatly improved over previous methods. The proposed method is implemented in a 0.22 ${\mu}m$ process. We demonstrate the efficacy of the proposed method by measuring and comparing the current consumption of chips with and without our proposed scheme.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 ITC-CSCC -3
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• pp.1559-1562
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• 2002

This paper describes a 0.13um ultra-high speed 1Mb CMOS SRAM macro with 1.7ns access time. It achieves ultra-high speed operation using two novel approaches. First, it uses process insensitive sense amplifier (Double-Equalized Sense Amplifier) which improves voltage offset by about 10 percent. Secondly, it uses new replica-based sense amplifier driver which improves bit- line evaluation time by about 10 percent compared to the conventional technique. The various memory macros can be generated automatically by using a compiler, word-bit size from 64kb to 1 Mb including repairable redundancy circuits.

• ETRI Journal
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• 제26권6호
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• pp.575-582
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• 2004

Fully-depleted silicon-on-insulator (FD-SOI) devices with a 15 nm SOI layer thickness and 60 nm gate lengths for analog applications have been investigated. The Si selective epitaxial growth (SEG) process was well optimized. Both the single- raised (SR) and double-raised (DR) source/drain (S/D) processes have been studied to reduce parasitic series resistance and improve device performance. For the DR S/D process, the saturation currents of both NMOS and PMOS are improved by 8 and 18%, respectively, compared with the SR S/D process. The self-heating effect is evaluated for both body contact and body floating SOI devices. The body contact transistor shows a reduced self-heating ratio, compared with the body floating transistor. The static noise margin of an SOI device with a $1.1\;{\mu}m^2$ 6T-SRAM cell is 190 mV, and the ring oscillator speed is improved by 25 % compared with bulk devices. The DR S/D process shows a higher open loop voltage gain than the SR S/D process. A 15 nm ultra-thin body (UTB) SOI device with a DR S/D process shows the same level of noise characteristics at both the body contact and body floating transistors. Also, we observed that noise characteristics of a 15 nm UTB SOI device are comparable to those of bulk Si devices.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2006년도 추계학술대회 논문집 Vol.19
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• pp.95-96
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• 2006

CMOS Image Sensor(CIS) 소자에서 광감도의 향상과 천연색 형성을 위하여 적용하고 있는 Color-Filter 공정에서 국부적으로 발생하는 strip성 불량과 막질손상을 제거하기 위한 연구를 진행하였다. 우선 지역적 경향성을 보이는 불량에 대해서는 PR strip process type을 액조 진행방식에서 회전식으로 변경했을 때 제거됨을 확인하였고, 막질손상을 최소화하기 위해서는 새로운 유기용매의 적용이 필요하였다. 실험 결과, 케톤기를 가지는 화합물과 Polar Apotic 용매의 혼합화합물을 적용하였을 때 각 막질에 attack을 최소화하면서 원하는 PR만 선택적으로 제거 되며 미세잔류성분에 대한 제거력도 향상됨을 확인하였다.

• 한국정보처리학회논문지
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• 제1권1호
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• pp.99-104
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• 1994

본 논문은 LSI의 물리적 레이아웃 설계시 다량의 패턴 데이타를 고속으로 처리할 수 있는 새로운 2차원 병렬처리 방법을 제안한고 메모리와 프로세서간에 데이타를 양방향으로 고속 전송 하는 스위칭 네트워크를 설계하였다.이스위칭 네트워크를 VHDL 설계 시스템을 이용하여 시뮬레이션하여 그 동작을 확인하였다.