• 대한전자공학회논문지SD
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• 제48권11호
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• pp.18-26
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• 2011

본 논문에서는 IEEE 802.11n 무선 랜 표준의 3가지 블록길이(648, 1296, 1944)와 4가지 부호율(1/2, 2/3, 3/4, 5/6)을 지원하는 다중모드 LDPC 복호기를 설계하였다. 하드웨어 복잡도를 고려하여 layered 복호방식의 블록-시리얼(부분병렬) 구조로 설계 되었으며, 최소합 알고리듬의 특징을 이용한 검사노드 메모리 최소화 방법을 고안하여 적용함으로써 기존방법에 비해 검사노드 메모리 용량을 47% 감소시켰다. Matlab 모델링과 시뮬레이션을 통해 고정소수점 비트 폭이 LDPC 복호기의 복호성능에 미치는 영향을 분석하고, 이를 통해 최적의 하드웨어 설계조건을 도출하여 반영하였다. 설계된 회로는 FPGA 구현을 통해 하드웨어 동작을 검증하였으며, 0.18-${\mu}m$ CMOS 셀 라이브러리로 합성한 결과 약 219,100 게이트와 45,036 비트의 메모리로 구현되었고, 50 MHz@2.5V로 동작하여 164~212 Mbps의 성능을 갖는 것으로 평가되었다.

• 한국인터넷방송통신학회논문지
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• 제17권3호
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• pp.55-61
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• 2017

위성방송 시스템의 표준안인 DVB-S3 에서는 LDPC 부호화된 비트를 (1+7) PSK 변조방식과 전송률을 증가 시키기 위해 FTN 기법의 적용 방안을 고려하고 있다. 기존의 복호 방식은 FTN 간섭으로 인한 성능 감소를 위해 BICM-ID 과 BCJR 복호 방식의 반복 복호 기법을 적용하고 있으나, BICM-ID방식은 심볼 LLR 적용후 LDPC 복호기의 출력값을 이용하여 나머지 비트에 대해 복호를 하는 비트 LLR기반인데 이는 많은 계산량을 요구하며, BCJR 복호 방식 또한 순방형 역방향 메트릭을 구하는 과정에서 마놓은 계산량을 요구한다. 따라서 본 논문에서는 FTN 기법의 적용으로 인해 열화된 성능을 반복 복호 기법을 통하여 성능 및 계산량 관점에서 개선하는 효율적인 복호방법을 제안한다. 계산량을 감소시키기 위해 동일 성능향상에서 복호기의 출력 값을 다시 FTN 매핑하여 FTN으로 인한 간섭량을 제거 후 심볼 LLR 계산만 하여 LDPC 복호기로 입력한다. 본 논문에서 제안한 (1+7) PSK 변조방식이 적용된 DVB-S3 시스템에 가우시안 채널에서 성능 향상 및 계산량이 감소됨을 확인 하였다.

• 대한전자공학회논문지TE
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• 제42권3호
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• pp.51-56
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• 2005

본 논문에서는 페이딩 채널 환경하에서 OFDM의 BER성능을 개선시키기 위해서 LDPC 부호화된 OFDM 시스템을 제안한다. LDPC 부호는 Sum-Product 알고리즘이나 Belief Propagation 알고리즘으로 알려진 확률적인 전파(Propagation) 알고리즘에 의해서 복호된다. LDPC 부호가 OFDM 시스템에 적용될 때 복호 알고리즘을 수행함에 있어서 복호 횟수를 거듭할수록 성능이 개선된다. 이동통신 시스템에서는, 높은 대역 효율을 요구하므로 다중레벨 변조가 사용된다. 그러나 다중레벨 변조를 갖는 OFDM에 LDPC 부호를 어떠한 방식으로 적용할 것인지에 대해서 명료하지 못하다. 따라서 본 논문에서는 MPSK를 사용한 LDPE Coded OFDM 시스템에 대한 복호 알고리즘에 대해서 언급한다. AWGN 채널 환경과 레일리 페이딩 채널 환경에서의 시뮬레이션 결과는 작은 반복 횟수에 대해서 좋은 BER 성능을 나타낸다.

• 한국정보통신학회논문지
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• 제18권4호
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• pp.876-884
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• 2014

본 논문에서는 개선된 정규화 최소합(improved normalized min-sum) 복호 알고리듬을 적용한 LDPC 복호기를 설계하였다. 설계된 LDPC 복호기는 IEEE 802.16e 모바일 WiMAX 표준의 19가지 블록길이(576~2304)에 따른 6가지 부호율(1/2, 2/3A, 2/3B, 3/4A, 3/4B, 5/6)과 IEEE 802.11n 무선 랜 표준의 3가지 블록길이(648, 1296, 1944)에 따른 4가지 부호율(1/2, 2/3, 3/4, 5/6)을 지원한다. INMS 복호 알고리듬과 SM(sign-magnitude) 수체계 연산을 기반으로 하는 DFU(decoding function unit)을 구현하여 하드웨어 복잡도와 복호 성능을 최적화시켰다. 설계된 LDPC 복호기는 0.18-${\mu}m$ CMOS 셀 라이브러리를 이용하여 100 MHz 동작 주파수로 합성한 결과, 284,409 게이트와 62,976 비트의 메모리로 구현되었으며, FPGA 구현을 통해 하드웨어 동작을 검증하였다. 1.8V 전원전압에서 100 MHz로 동작 가능할 것으로 평가되며, 부호율과 블록길이에 따라 약 82~218 Mbps의 성능을 가질 것으로 예상된다.

• 대한전자공학회논문지TC
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• 제45권2호
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• pp.37-43
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• 2008

LDPC 복호기의 성능과 하드웨어 복잡도는 양자화 과정의 설계 변수인 클리핑 임계치(clipping threshold) $c_{th}$와 양자화 비트 수 q, 그리고 복호과정의 최대 반복 횟수에 의존한다. 본 논문에서는 이상적인 Min-Sum 알고리즘과 양자화된 Min-Sum 알고리즘을 비교하기 위해서 시뮬레이션을 통해 클리핑 임계치 $c_{th}$와 양자화 비트 수 q에 따른 LDPC 부호의 비트 오율 성능을 평가하였다. 시뮬레이션 결과 클리핑 임계치 $c_{th}=2.5$, 양자화 비트 수 q=6일 경우에 이상적인 Min-Sum 알고리즘에 가장 근접한 비트 오율이 나타남을 확인할 수 있었다. 또한 반복 횟수의 통계적 분석을 통한 반복 횟수의 확률 밀도 함수를 이용하여 q와 반복 횟수에 따른 복호 복잡도를 계산하고, 부호어 에러율(word error rate; WER) 성능을 추정하였다. 이상의 결과는 LDPC 복호기 설계에서 부호의 성능과 복호 복잡도 사이의 절충을 위해 사용될 수 있다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2011년도 추계학술대회
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• pp.415-418
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• 2011

WiMAX, WLAN 등의 무선통신 시스템에 사용되는 LDPC(low-density parity check) 복호기의 핵심 기능블록인 DFU(decoding function unit)의 회로 최적화를 제안한다. 최소합(min-sum) 복호 알고리듬 기반의 DFU는 2의 보수 값과 sign-magnitude 값 사이의 변환이 필요하여 회로가 복잡해진다. 본 논문에서는 sign-magnitude 연산 기반의 DFU를 설계하여 수체계 변환과정을 제거함으로써 회로를 간소화시키고 동작속도를 향상시켰다.

• Journal of Advanced Marine Engineering and Technology
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• 제40권6호
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• pp.535-541
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• 2016

본 논문은 인접 심볼 간의 간섭이 발생하지 않는 최대 데이터 전송률인 Nyquist 속도 보다 빠르게 데이터를 전송하여 전송량을 증가시키는 FTN(Faster Than Nyquist) 기법을 위성 및 수중 통신의 융합 시스템에 적용하여 효율적인 송수신 모델을 제안한다. FTN 신호 전송 시 발생하는 ISI(Inter-Symbol Interference)를 최소화하기 위해 위성통신에서는 BCJR 기법을 이용한 비터비 등화기와 LDPC 복호기간의 반복으로 이루어진 터보 등화 기법을 이용하여 복호하며, 수중통신에서는 DFE 등화기와 LDPC 복호기와 연접한 터보등화 기법을 적용하여 각 노드에서의 성능 향상을 확인할 수 있었다.

• 한국통신학회논문지
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• 제35권7C호
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• pp.587-593
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• 2010

본 논문에서는 extrinsic information transfer (EXIT) chart를 이용하여 다중 안테나 시스템에서 irregular low-density parity-check (LDPC) code를 설계하는 방법을 기술한다. 다중 안테나 기반의 Irregular LDPC code 설계를 위하여 maximum a posteriori probability (MAP) 방식의 다중 안테나 검출 방식이 사용되었으며 수신기는 다중 안테나 검출기와 LDPC 복호기 사이에서 복호된 soft 정보를 주고 받는 turbo iterative 구조를 가정하였다. 다중 안테나 기반의 irregular LDPC code의 edge degree 분포는 EXIT chart와 linear optimization programming 기법을 사용하여 얻을 수 있으며 컴퓨터 시뮬레이션을 통하여 제안된 방법으로 설계된 irregular LDPC code의 성능을 다양한 환경에서 검증하였다.

• 대한전자공학회논문지SD
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• 제46권11호
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• pp.92-100
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• 2009

본 논문은 LLR-BP 복호 알고리즘을 사용하는 LDPC 복호기의 하드웨어 구조 분석하고 효율적인 복호기의 설계 방법들을 제시하였다. 또한 설계 시 복호 성능 및 하드웨어 복잡도에 영향을 미칠 수 있는 다양한 설계 이슈들을 제시하고 복호 성능의 변화를 모의실험을 통하여 분석하였다. 오류확률을 전달하는 메시지의 양자화는 정수부 3비트, 소수부 4비트를 할당하였고, 복호 성능이 저하되지 않도록 사전정보에 정수부 2비트, 소수부 4비트를 할당하였으며 LUT로 구현되는 $\Psi$(x) 함수를 조합회로인 PWL 블록으로 대체하여 하드웨어 구조의 개선에 대해 논의하였다. 복호 시간을 단축하기 위하여 중첩 스케줄링을 적용하고, 각 복호기 구조 및 설계 변수들의 제한에 따른 하드웨어 자원을 비교함으로써, 하드웨어 복잡도를 분석하였다.

• 한국통신학회논문지
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• 제36권8C호
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• pp.522-528
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• 2011

다중 안테나를 이용한 통신 시스템에서 반복 검출 및 복호 수신기 (iterative detction and decoding)는 비트 오류율은 상당히 줄일 수 있으나, 각 비트마다 연판정 값을 계산하여야 하므로 높은 계산 복잡도를 요구한다. 본 논문에서는 적은 계산 복잡도로 연판정 값을 얻을 수 있는 수신기 구조를 제안한다. 반복 검출 및 복호 수신기는 대부 복호기로 구 복호기 (sphere decoder)를 사용하고 외부 복호기로 저 밀도 패리티 부호 (low density parity check) 복호기를 사용한다. 연판정 값을 얻기 위한 구 복호기의 복잡도를 줄이기 위하여 트리 탐색을 레이어 별로 레이어 심볼 탐색 (Layer symbol search, LSS)를 제안한다. 그리고 채널과 잡음 상황에 따라 달라지는 구 복호기의 동작 시간을 제한하기 위하여 반복 복호 횟수를 줄이는 적응적 조기 종료를 제안한다. 제안한 알고리즘은 기존의 알고리즘 대비 20dB에서 70% 정도 낮은 계산 복잡도를 갖으며 유사한 성능을 얻을 수 있다.