• 한국정보통신학회논문지
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• 제14권4호
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• pp.939-947
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• 2010

IEEE 802.11n 무선 랜 표준의 채널 부호화 방법 중 하나인 LDPC(Low-Density Parity-Check) 부호는 오류정정 성능이 매우 우수하나 복호기 회로의 복잡도가 커서 복호성능과 하드웨어 복잡도 사이의 trade-off 관계를 고려한 설계가 중요하다. 본 논문에서는 최소합 알고리듬(Min-Sum Algorithm; MSA) 기반 LDPC 복호기에서 LLR(Log-Likelihood Ratio) 근사화가 복호성능에 미치는 영향을 분석하고, 이를 통해 LDPC 복호기의 최적 설계조건을 도출하였다. IEEE 802.11n 무선 랜 표준의 블록길이 1,944 비트, 부호화율 1/2의 LDPC 패리티 검사 행렬과 최소합 기반의 반복복호 알고리듬을 적용하여 LLR 근사화에 따른 비트오율(BER) 성능을 분석하였다. $BER=10^{-3}$에 대해 LLR 비트 폭 (6,4)와 (7,5)의 $E_b/N_o$는 0.62 dB의 차이를 보였으며, 최대 반복복호 횟수 6과 7에 대한 $E_b/N_o$의 차이는 약 0.3 dB로 나타났다. 시뮬레이션 결과로부터, LLR 근사화 비트 폭이 (7,5)이고 반복복호 횟수가 7인 경우에 가장 우수한 비트오율 성능을 나타내었다.

• 한국위성정보통신학회논문지
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• 제6권2호
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• pp.78-83
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• 2011

본 논문에서는 DVB-S2 기반 LDPC 부호의 반복 복호횟수를 줄이기 위한 계산 복잡도가 줄어든 early stopping 방식을 제안한다. DVB-S2 기반 LDPC 복호기는 최대 64800 비트의 부호를 처리해야 되기 때문에 그 자체로 매우 높은 계산 복잡도를 가진다. 기존 early stopping 방식은 64800 비트의 DVB-S2 LDPC 코드를 이용하여 early stopping 기준치를 계산하는데 있어 높은 계산 복잡도를 가진다. 따라서 제안 방식은 LDPC 부호의 계층적 복호방식중 하나인 Horizontal Shuffling Scheduling 복호 방식에 early stopping 방식을 간단하게 적용함으로써 기존 방식 대비 최대 70%의 계산량 감소를 달성하였다. 실험 결과는 제안 방식을 적용한 LDPC 복호 알고리즘이 기존 방식 대비 Bit Error Rate 성능이 더 우수하다는 것을 보여준다.

• 한국통신학회논문지
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• 제33권9C호
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• pp.683-690
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• 2008

반복적인 신뢰 전파 알고리듬을 low-density parity-check(LDPC) 부호에 적용하는 경우 패리티-검사를 이용한 기존 복호 중단 기법은 높은 signal-to-noise ratio(SNR) 영역에서 반복 복호 수를 줄이는 것을 가능케 한다. 그러나 재전송 요청이 빈번한 Hybrid-ARQ(H-ARQ) 시스템에서는 낮은 SNR 영역에 적합한 복호 중단 기법이 없기 때문에 복호에 실패하는 경우 많은 양의 불필요한 반복 복호가 수행된다. 본 논문에서는 결국 복호에 실패하게 될 LDPC 부호 블록들을 복호 초기 단계에서 발견하기 위하여 신뢰 전파 복호에서 임시 부호어의 신드롬 무게를 이용한 중단 기법을 제안한다. 제안된 기법은 H-ARQ 시스템을 위한 LDPC 복호기에서 구현 복잡도의 증가와 성능의 열화 없이도 연산량을 70-80% 감소시킨다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2010년도 춘계학술대회
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• pp.771-774
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• 2010

본 논문에서는 WiMAX용 LDPC(Low-Density Parity Check) 복호기의 비트오율 성능 분석을 통해 최적 설계 사양을 도출하였다. LLR SPA(LLR Sum-Product Algorithm)을 근사화 시킨 최소합 알고리듬(Min-Sum Algorithm; MSA)을 Matlab으로 모델링한 후, 시뮬레이션을 통해 LLR 비트 폭과 최대 반복 복호 횟수에 따른 비트오율(Bit Error Rate; BER) 성능을 분석하였다. 모델링된 LDPC 복호기는 IEEE 802.16e 표준에 제안된 블록길이 2304, 부호화율 1/2인 PCM(Parity Check Matrix)을 사용하였으며, QPSK 변조와 백색 가우시안 잡음채널 하에서 시뮬레이션 하였다. 비트오율 성능을 분석한 결과, LLR 비트 폭은 (8,6)이고 반복 복호 횟수는 7인 경우에 비트오율 성능이 가장 우수함을 확인하였다.

• 한국통신학회논문지
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• 제34권2C호
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• pp.175-180
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• 2009

우수한 에러 정정 부호 기법인 LDPC(Low Density parity Check) 부호를 고밀도 광 기록 시스템에 적용하는 경우, 변조 부호 복호기는 연판정 채널 출력 검출기를 통과해 나온 정보 중에서 패리티 부분을 받아서 연판정 값을 출력해줘야 하는 알고리즘이 필요하다. 따라서 본 논문에서는 고밀도 광기록 채널에서 17PP 변조 부호에 대한 효과적인 연판정 입력 연판정 출력 런-길이 제한 부호의 복호 알고리즘을 제안하고, 이 때 LDPC 부호의 성능을 비교하였다. 그 결과 기존에 연구되었던 (1, 7) RLL을 이용한 연판정 입력 연판정 출력 복호 알고리즘 보다, 고밀도 광 기록 채널에서는, 제안한 17PP를 이용한 연판정 입력 연판정 출력 복호 알고리즘이 0.8dB 정도의 성능 이득이 있는 것을 알 수 있었다.

• 한국통신학회논문지
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• 제34권9C호
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• pp.841-847
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• 2009

본 논문에서는 LDPC 부호에 기반하여 동일한 패킷을 재 전송함으로써 우수한 복호 성능을 얻을 수 있는 Hybrid ARQ 기법을 제안한다. 제안된 기법은 전송 시 마다 서로 다른 심볼 맵핑(mapping)을 사용하는 심볼 맵핑 다이버시티 기법과 수신단에서 복조기(demodulator)와 복호기(decoder) 간에 부가 정보(extrinsic information)를 주고 받는 터보 복조(turbo demodulation) 방식의 결합을 통해 복호 성공 확률을 높인다. EXIT (EXtrinsic Information Transfer) 도표를 사용하여 복호 성능을 분석하고 기존의 다양한 심볼 맵핑을 적용한 경우의 성능을 비교 분석한다.

• 전자공학회논문지
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• 제50권11호
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• pp.78-89
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• 2013

본 논문은 전 병렬구조를 기반으로 고속으로 동작하며 다중 모드를 지원하는 quasi-cyclic (QC) low-density parity-check(LDPC) 복호기를 제안한다. 제안하는 QC-LDPC 복호기는 고속 throughput을 지원하기 위하여 전 병렬구조를 기반으로 설계되었다. 전 병렬구조를 사용함에 따라 발생하는 인터커넥션의 복잡도 문제는 broadcasting 기반의 sum-product 알고리즘의 사용과 저복잡도 순환 쉬프트 네트워크를 제안함으로써 해결하였다. 또한, 전 병렬구조에서 체크 노드 프로세서와 변수 노드 프로세서의 사용량이 많아 발생하는 복잡도 문제를 제안하는 결합된 체크 및 변수 노드 프로세서를 통하여 해결하였다. 제안하는 QC-LDPC 복호기는 라우팅 방식의 인터커넥션 네트워크, 다중 모드를 지원하는 결합된 체크 및 변수 노드 프로세서와 순환 쉬프트 네트워크를 통하여 다중 모드를 지원할 수 있다. 제안하는 QC-LDPC decoder는 100 MHz 클락 주파수로 동작하며, 다중 모드를 지원하고 (1944, 1620) QC-LDPC 부호에 대해서 8.1 Gbps의 throughput을 지원한다.

• 대한전자공학회논문지SD
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• 제48권1호
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• pp.22-30
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• 2011

본 논문에서는 CMMB (China Mobile Multimedia Broadcasting) 표준의 LDPC(Low Density Parity Check) 부호 복호기를 효과적으로 구현하는 방법을 제안한다. 본 논문은 AGU(Address Generation Unit)와 Index 행렬을 이용하여 효율적으로 주소 값을 생성함으로써, 메모리 사용량을 줄이고 복잡도를 감소시켰다. 또한 LDPC 부호 복호기의 throughput을 향상시키기 위해 한 클럭에 여러 메시지를 전달하는 부분 병렬 구조를 사용하였고, 하나의 주소를 사용하여 병렬적으로 동작이 가능하도록 노드 그룹핑을 진행하였다. 제안하는 LDPC 부호 복호기는 Verilog HDL로 구현하였으며, Synopsys사의 Design Compiler를 이용하여 Chartered $0.18{\mu}m$ CMOS cell library 공정으로 합성하였다. 제안된 복호기는 455K(in NAND2)의 크기를 가지며, 185MHz의 클럭에서 1/2 부호는 14.32 Mbps의 throughput을 갖고, 3/4 부호는 26.97Mbps의 throughput을 갖는다. 또한 기존의 CMMB용 LDPC의 메모리와 비교하여 0.39% 의 메모리만 사용된다.

• 한국인터넷방송통신학회논문지
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• 제16권2호
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• pp.63-70
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• 2016

본 논문은 위성 방송 시스템 표준안인 DVB-S3(Digital Video Broadcasting - Satellite)에서 전송률을 높이기 위해 제안되는 Nyquist rate 보다 빠르게 전송하는 FTN(Faster Than Nyquist) 기법과 LDPC(Low Density Parity Code) 부호간의 연접 부호기 구성 시, 인접 심볼간 간섭을 최소화하면서 전송률을 높이기 위한 효율적인 터보 등화 복호 방법을 제안한다. 본 논문에서는 기존의 FTN 복호 방식인 SIC(Successive Interference Cancellation) 기법을 이용한 복호 기법과 BCJR 등화기법에 관하여 소개하고, 두 기존 방식의 문제점을 해결하기 위한 새로운 기법을 제안한다. 본 논문에서는 FTN 신호를 복호하기 위해 LDPC 복호 신호를 분리된 외부 입력값을 BCJR 등화기와 연접하여 계산하여 반복 복호한다. 기존의 두 방식과 본 논문에서 제안하는 방식을 AWGN(Additive White Gausiian Noise) 채널 환경에서 시뮬레이션하여 성능을 비교한 결과, 기존의 방식과 비교하면 성능이 향상됨을 알 수 있다.

• 대한전자공학회논문지SD
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• 제47권5호
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• pp.31-40
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• 2010

본 논문에서는 IEEE 802.11n 무선 랜 표준용 LDPC 복호기 프로세서를 설계하였다. 설계된 프로세서는 IEEE 802.11n 표준의 블록길이 1,944와 부호화율 1/2의 패리티 검사 행렬을 지원하며, 하드웨어 감소를 위해 최소합 알고리듬과 layered 구조를 적용하였다. 최소합 알고리듬의 특징을 이용한 검사노드 메모리 최소화 방법을 고안하여 적용하였으며, 이를 통해 기존방법의 메모리 크기의 25%만을 사용하여 구현하였다. 설계된 프로세서를 $0.35-{\mu}m$ CMOS 셀 라이브러리로 합성한 결과, 200,400 게이트와 19,400 비트의 메모리로 구현되었으며, 80 MHz@2.5V로 동작하여 약 135 Mbps의 성능을 갖는다. 설계된 회로는 FPGA 구현을 통해 하드웨어 동작 검증과 복호성능을 분석하였으며, 이를 통해 설계된 LDPC 복호기의 유용성을 입증하였다.