• 한국정보통신학회논문지
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• 제15권2호
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• pp.432-438
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• 2011

IEEE 802.11n 표준에 제시된 3가지 블록길이(648, 1296, 1944)와 4가지 부호율(1/2, 2/3, 3/4, 5/6)을 지원하는 다중모드 LDPC(low density parity check) 복호기의 최적 설계조건을 분석하였다. 최소합 알고리듬과 layered 복호방식이 적용된 LDPC 복호기의 고정소수점(fixed-point) 시뮬레이션 모델을 Matlab으로 개발하였다. 고정소수점 시뮬레이션을 통해 복호기 내부 비트 폭, 정수 부분과 소수 부분의 비트 폭에 따른 복호 수렴속도를 분석하여 다중모드 LDPC 복호기의 하드웨어 구현을 위한 최적의 설계조건을 탐색하였으며, 블록길이와 부호율에 따른 복호성능을 분석하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2010년도 추계학술대회
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• pp.80-83
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• 2010

IEEE 802.11n 표준에 제시된 3가지 블록길이(648, 1294, 1944)와 4가지 부호율(1/2, 2/3, 3/4, 5/6)을 지원하는 다중모드 LDPC(Low Density Parity Check) 복호기의 성능을 분석하였다. 최소합 알고 리듬과 layered 복호방식이 적용된 LDPC 복호기의 고정소수점(fixed-point) 시뮬레이션 모델을 Matlab으로 개발하였다. 고정소수점 시뮬레이션을 통해 복호기 내부 비트 수와 정수부 및 소수부의 비트 수에 따른 복호 수렴속도를 분석하여 다중모드 LDPC 복호기의 하드웨어 구현을 위한 최적의 설계조건을 탐색하였으며, 블록길이와 부호율에 따른 복호성능을 분석하였다.

• 대한전자공학회논문지SD
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• 제43권9호
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• pp.31-37
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• 2006

Low Density Parity Check (LDPC) code는 최근 그 우수한 성능으로 인하여 4세대 무선 이동 통신용 채널 코딩으로 주목받고 있다. 또한 유럽 디지털 위성 방송 규격인 DVB-S2는 LDPC 코드를 채널 코딩방식으로 채택하였다. 본 논문에서는 인코더와 디코더 양쪽 모두 효율적으로 하드웨어 구현이 가능한 hybrid H-matrix 구조를 이용한 DVB-S2 LDPC 복호기 구조를 제안한다. Hybrid H-matrix는 semi-random 방식과 partly parallel 방식을 결합하여 부호기와 복호기를 동시에 효율적으로 구현할 수 있다. 제안된 복호기 구조에서는 다양한 코드율에 사용되는 Variable Node processor Unit (VNU)을 재사용하기 위한 새로운 VNU와 최적화된 블록 메모리 배치 방법을 이용하였다. 제안된 구조를 이용하여 코드율 1/2의 DVB-S2 LDPC 복호기를 설계하였고 그 결과를 기존의 복호기와 비교하였다.

• 한국정보전자통신기술학회논문지
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• 제5권3호
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• pp.164-168
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• 2012

본 논문에서는 DVB-S2 표준안에서 권고되고 있는 irregular LDPC 부호의 고속화 방안에 대한 연구를 하였다. LDPC 복호기에서는 많은 반복횟수와 많은 연산량이 복호 속도 저하의 원인이 되고 있으며, 성능 저하 없이 반복횟수와 연산량을 감소하기 위해서 HSS 기반의 LDPC 복호 구조를 제시하였다. 결과 반복횟수를 성능 저하 없이 절반으로 줄일 수 있으며, 이를 효율적인 설계방안을 제시하였다. 결과 600Mbps급의 throughput을 갖는 LDPC 복호기를 구현 가능케 하였다.

• 한국통신학회논문지
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• 제41권5호
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• pp.504-511
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• 2016

본 논문은 외부 부호로 DVB-S2 시스템에서 표준으로 제안된 LDPC 부호와 내부 부호로는 시공간 격자 부호를 사용하는 터보등화 방식의 MIMO 시스템을 제안한다. 시공간 격자 부호와 LDPC 복호기를 연접시킨 계층적 시공간 부호기는 duo-binary 터보 복호기와 연접시킨 터보 등화 방식과는 달리 LDPC 복호기의 내부에서만 반복 복호를 시행하여 성능이 저하되는 문제점을 가지고 있다. 이를 해결하기 위해 시공간 격자 부호화 방식을 BCJR 복호기를 적용하여 LDPC 복호기가 전체 반복을 통하여 성능을 향상시키는 방안을 제시하고 시뮬레이션 하였다. 시뮬레이션 결과 본 논문에서 제시하는 효율적인 연접 방식을 이용하면 기존 연판정 기반의 LDPC와 시공간 격자 부호를 연접하는 방식에 비하여 약 0.6 dB의 성능이 향상되었다.

• 전자공학회논문지
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• 제51권10호
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• pp.72-79
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• 2014

본 논문은 PIPELINE-AWARE QC-IRA-LDPC (PA-QC-IRA-LDPC) 코드 생성 방법과 Rate-1/2 (2016,1008) PA-QC-IRA-LDPC 코드에 대한 효율적인 고속 복호기 구조를 제안한다. 제안한 방법은 비트 오류율 (BER) 성능 저하 없이 파이프라인 기법을 사용하여 임계경로를 나눌 수 있다. 또한 제안한 복호기 구조는 데이터 처리량, 하드웨어 효율 및 에너지 효율을 크게 향상시킬 수 있다. 제안한 복호기 구조는 90-nm CMOS 기술을 사용하여 합성 및 레이아웃이 수행되었으며, 이전에 보고된 복호기 구조들에 비해서 하드웨어 효율성이 53%이상 향상되었고, 훨씬 좋은 에너지 효율성을 보여준다.

• 한국정보통신학회논문지
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• 제19권10호
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• pp.2367-2372
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• 2015

탁월한 에러 정정 능력으로 인해 최근 통신 표준에서 많이 채택되고 있는 low-density parity-check(LDPC) 코드중, quasi-cyclic LDPC(QC-LDPC) 코드는 복호기 복잡도가 비교적 낮아서 많이 사용되고 있다. QC-LDPC 코드의 복호기 설계에 있어서 중요한 블록 중 하나가 여러 가지 크기의 rotation을 수행할 수 있는 multi-size circular shifter(MSCS)이다. MSCS의 여러 구현 방법 중 많이 사용되는 Benes 네트워크는 일반적인 MSCS 동작에는 효율적이나 rotation 크기 등의 특징을 이용할 수 없는 단점이 있다. 이 논문에서는 Benes 네트워크의 제어 신호 생성을 수정하여서 rotation 크기 특징을 이용할 수 있는 방법을 제시한다. 제안된 제어 신호 생성법을 IEEE 802.16e WiMAX 표준의 QC-LDPC 코드 복호기에 적용하여, MUX의 개수를 줄이고 지연 시간을 단축하였다.

• 전자공학회논문지
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• 제50권2호
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• pp.104-113
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• 2013

60GHz 멀티-기가비트 WPAN 시스템을 위한 고속 QC-LDPC 복호기의 구조를 제안한다. 제안한 QC-LDPC 복호기 설계를 위하여 4 블록-병렬 계층 복호 기술과 fixed wire network 기술이 적용 되었다. 2단 파이프라이닝과 4 블록-병렬 계층 복호기술은 동작 주파수와 데이터 처리량을 개선시키는데에 큰 효과가 있다. 또한 본 제안한 복호기 구조에서 스위치 네트워크를 구현하여 위하여 fixed wire network로 간단하게 구현될 수 있으면 하드웨어 복잡도를 크게 감소시킬 수 있다. 제안한 672-비트, rate-1/2인 QC-LDPC 복호기 구조는 90-nm CMOS 표준 셀을 이용해 설계 및 합성하였다. 성능 분석 결과 제안한 QC-LDPC 복호기 구조는 794K 게이트를 가지며 클락 속도 290MHz 에서 작동한다. 12-iteration일 때 데이터 처리율은 3.9 Gbps 이며 60GHz WPAN 시스템에 적용되어 사용 될 수 있다.

• 한국통신학회논문지
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• 제35권3C호
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• pp.287-294
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• 2010

본 논문은 대표적인 고속 UWB 시스템인 MB-OFDM UWB 시스템에서 데이터 전송율을 올리면서 복호 성능을 보장하기 위해서 제안하고 있는 LDPC 부호에 대한 연구 결과를 보인다. 하드웨어 효율적인 복호기의 구조를 제안하기 위해서 LLR(log likelihood ratio) 계산 알고리즘과 체크노드 갱신 알고리즘을 시뮬레이션 하여 효율적인 방법을 선택 하였고, LDPC 디코딩 알고리즘의 반복 횟수를 결정하였다. 그리고 본 논문은 LDPC 디코더의 UWB 응용에 필요한 요구사항을 만족시키기 위한 LDPC 복호기의 구조를 제시하였다. 이 구조는 FPGA를 통하여 합성되어 구현성을 검토하였으며, 기존 QC-LDPC 부호의 FPGA 합성 결과와 비교하여 높은 throughput을 제공함을 확인하였다. 이 구조를 이용하면 BP 알고리즘에 비해서 약 0.2dB의 성능열화를 포함하지만, 고속 데이터 전송에 적합한 LDPC 복호기를 구현할 수 있다.

• 한국정보통신학회논문지
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• 제19권8호
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• pp.1839-1844
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• 2015

Low-density parity-check(LDPC) 코드는 우수한 에러 정정 능력으로 인해 점점 많은 통신 표준에서 채택되고 있으며 그 중 구현이 용이한 quasi-cyclic LDPC(QC-LDPC)가 많이 사용되고 있다. QC-LDPC 복호기에서는 데이터들을 rotation할 수 있는 cyclic-shifter가 필요하며, 이 cyclic-shifter는 다양한 크기의 rotation을 수행할 수 있어야 한다. 이러한 cyclic-shifter를 multi-size circular shifter(MSCS)라고 부르며, 이 논문에서는 MSCS를 적은 면적으로 구현한 구조를 제안한다. 기존의 직렬로 배치된 barrel-rotator 구조에서 rotation의 성질을 이용하여 필요 없는 멀티플렉서를 가려내고 이들을 제거함으로써 저면적을 구현하였다. 실험 결과 면적을 약 12% 줄일 수 있었다.