• 한국정보통신설비학회:학술대회논문집
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• 한국정보통신설비학회 2008년도 정보통신설비 학술대회
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• pp.403-408
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• 2008

In this paper, the high efficiency and linearity Doherty power amplifier using DGS and adaptive bias technique has been designed and realized for 2.3GHz WiBro applications. The Doherty amplifier has been implemented us-ing silicon MRF 281 LDMOS FET. The RF performances of the Doherty power amplifier (a combination of a class AB carrier amplifier and a bias-tuned class C peaking amplifier) have been compared with those of a class AB amplifier alone, and conventional Doherty amplifier. The Maximum PAE of designed Doherty power amplifier with DGS and adaptive bias technique has been 36.6% at 34.01dBm output power. The proposed Doherty power amplifier showed an improvement 1dB at output power and 7.6% PAE than a class AB amplifier alone.

• 한국전자파학회논문지
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• 제19권11호
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• pp.1254-1264
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• 2008

본 논문에서는 RF 전력 증폭기의 메모리 효과 모델링의 정확성을 향상시키기 위한 확장된 메모리 다항식 모델을 제안하고 검증하였다. 볼테라 커널 중에서 대각행렬의 성분만을 고려하는 기본적인 메모리 다항식 기반의 모델의 정확성을 향상시키기 위하여 지연차수가 다른 성분들에 의한 교차항을 추가하여 확장 모델을 구성하였다. 제안된 확장 메모리 다항식의 복잡성을 메모리리스 모델, 메모리 다항식 모델과 비교하였다. 확장된 모델을 이용하여 비선형 관계식을 행렬식으로 표현한 후, 최소 자승법(least square method)을 이용하여 변수를 추출하는 모델링 기법을 제시하였다. 또한, 제안된 기법과 간접 학습 방식을 이용하여 디지털 사전 왜곡기를 구현하기 위한 디지털 사전 왜곡부 구현 방안 및 디지털 신호 처리(DSP) 방식을 제시하였다. 제안된 모델의 성능을 검증하기 위하여 2.3 GHz 대역의 WiBro 신호를 인가한 10 W급 GaN HEMT 전력 증폭기와 30W급 LDMOS 전력 증폭기에 대하여 모델의 정확도를 비교 검토하였으며, 10W GaN HEMT 전력 증폭기에 대하여 제안된 모델을 이용하는 간접 학습 방식에 기반한 디지털 사전 왜곡기를 적용하여 인접 채널 간섭비(ACPR) 성능을 검증하였다. 제안한 모델은 메모리 다항식에 비하여 모델의 정확성을 향상시키고 10 W GaN HEMT에 대하여 디지털 사전 왜곡기 적용시 기존 방식에 비하여 3차 비선형 영역에서 평균 3 dB의 ACPR 성능 향상을 보여주었다.

• Journal of Power Electronics
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• 제18권2호
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• pp.640-650
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• 2018

A TRIAC dimmable LED driver with a wide tuning range and a two-stage uniform dimming scheme is proposed in this paper. To solve the restricted dimming range problem caused by the limited conduction ratio of TRIAC dimmers, a conduction ratio compensation technique is introduced, which can increase the output current up to the rated output current when the TRIAC dimmer turns to the maximum conduction ratio. For further optimization, a two-stage uniform dimming diagram with a rapid dimming curve and a slow dimming curve is designed to make the LED driver regulated visually uniform in the whole adjustable range of the TRIAC dimmer. The proposed control chip is fabricated in a TSMC $0.35{\mu}m$ 5V/650V CMOS/LDMOS process, and verified on a 21V/500mA circuit prototype. The test results show that, in the 90V/60Hz~132V/60Hz ac input range, the voltage linear regulation is 2.6%, the power factor is 99.5% and the efficiency is 83%. Moreover, in the dimming mode, the dimming rate is less than 1% when the maximum dimming current is 516mA and the minimum dimming current is only about 5mA.

• 한국전기전자재료학회논문지
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• 제21권8호
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• pp.719-726
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• 2008

In this paper, we designed driving IC for 500 V resonant half-bridge type power converter, In this single-ended level shifter, chip area and power dissipation was decreased by 50% and 23.5% each compared to the conventional dual-ended level shifter. Also, this newly designed circuit solved the biggest problem of conventional flip-flop type level shifter in which the power MOSFET were turned on simultaneously due to the large dv/dt noise. The proposed high side level shifter included switching noise protection circuit and schmmit trigger to minimize the effect of displacement current flowing through LDMOS of level shifter when power MOSFET is operating. The designing process was proved reasonable by conducting Spectre and PSpice simulation on this circuit using 1${\mu}m$ BCD process parameter.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2008년도 하계종합학술대회
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• pp.525-526
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• 2008

This paper proposes a new high-speed level shifter using a special high voltage device with low threshold voltage. Also, novel low voltage swing method is proposed. The high voltage device is a standard LDMOS(Laterally Diffused MOS) device in a $0.18{\mu}m$ CMOS process without adding extra mask or process step to realize it. A level shifter uses 5V LDMOSs as voltage clamps to protect 1.8V NMOS switches from high voltage stress the gate oxide. Also, level-up transition from 1.8V to 5V takes only 1.5ns in time. These circuits do not consume static DC power, therefore they are very suitable for low-power and high-speed interfaces in the deep sub-quarter-micron CMOS technologies.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2006년도 제37회 하계학술대회 논문집 C
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• pp.1406-1407
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• 2006

본 논문에서는 기존의 250V급 트렌치 전극형 파워 MOSFET을 구조적으로 개선하여, 600V 이상의 순방향 항복 전압을 갖는 파워 MOSFET을 설계 하였다. 본 논문에서 제안한 구조로 기존의 250V급 트렌치 전극형 파워 MOSFET에 비하여 더욱 높은 순방향 항복 전압을 얻었다. 또한, 기존의 LDMOS 구조로 500V 이상의 항복 전압을 얻기 위해서 $100{\mu}m$ 이상의 크기를 필요로 했던 반면에, 본 논문에서 제안한 소자의 크기(vertical 크기)는 $50{\mu}m$로서, 소자의 소형화 및 고효율화 측면에서 더욱 우수한 특성을 얻었다. 본 논문은 2-D 공정시뮬레이터 및 소자 시뮬레이터를 바탕으로, 트렌치 옥사이드의 두께 및 폭, 에피층의 두께 변화 등의 설계변수와 이온주입 도즈 및 열처리 시간에 따른 공정변수에 대한 시뮬레이션을 수행하여, 본 논문에서 제안한 구조가 타당함을 입증하였다.

• Journal of Semiconductor Engineering
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• 제3권2호
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• pp.161-167
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• 2022

Electrical characteristics of LDMOS power device with LDD(Lightly Doped Drain) structure is studied with variation of the region of channel and LDD. The channel in LDMOSFET encloses a junction-type source and is believed to be an important parameter for determining the circuit operation of CMOS inverter. Two-dimensional TCAD MEDICI simulation is used to study hot-carrier effect, on-resistance Ron, breakdown voltage, and transient switching characteristic. The voltage-transfer characteristics and on-off switching properties are studied as a function of the channel length and doping levels. The digital logic levels of the output and input voltages are analyzed from the transfer curves and circuit operation. Study indicates that drain current significantly depends on the channel length rather than the LDD region, while the switching transient time is almost independent of the channel length. The high and low logic levels of the input voltage showed a strong dependency on the channel length, while the lateral substrate resistance from a latch-up path in the CMOS inverter was comparable to that of a typical CMOS inverter with a guard ring.

• 한국전자파학회논문지
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• 제26권3호
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• pp.276-282
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• 2015

지금까지 LDMOS를 사용한 전력증폭기는 AB-급 및 도허티 방식으로 60 MHz 대역폭의 협대역에서 55 %의 효율을 보여주고 있으나, 기지국의 전력증폭 모듈의 RRH의 적용에 따라 100 MHz 이상의 대역폭 확장과 60 % 이상의 고효율 전력증폭기를 요구하고 있으므로, 본 연구에서는 GaN 소자를 이용하여 2차 고조파 부하가 순수한 리액턴스 성분만을 포함하고, 광대역 특성을 갖도록 출력단 정합회로를 최적화하여 J-급 전력증폭기를 설계하였다. 측정 결과, W-CDMA 주파수 대역을 포함한 1.6~2.3 GHz에서 연속파 신호를 입력하였을 때 60~75 %의 전력 부가 효율 특성을 갖는 45 W급 J-급 전력증폭기를 구현하였다.

• 한국정보통신학회논문지
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• 제9권2호
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• pp.262-267
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• 2005

본 논문에서는 여러 가지 효율 개선 방법 중에서 Doherty Amplifier에 관해 논하였다. 간단한 회로를 이용하여 하나의 PEP 180w급 LDMOS를 사용하여 효율성과 선형성 개선에 관한 성능분석을 하였다 제작된 Doherty Amp의 성능을 검증하기 위해 Balanced Class AB Amplifier와 성능을 비교하였다. 실험결과 peaking Amp의 $V_gs.P$가 1.53V일 때 효율이 최대 11.6$\%$ 이상 증가되었으며 매뉴얼로 gate bias 조절을 통하여 선형성 개선의 최적 bias point를 찾은 후 WCDMA 4fA에서는 $V_gs.P$가 3.68V일 때 IMSR (InterModulation to Signal Ratio)이 최대 3.34dB가 증가됨을 보였다. 특히 1.53V로 peaking amp의 bias point를 맞추게 되면 출력 전력 434Bm에서 -324Bc 이하의 IMSR과 탁월한 효율 증가를 얻을 수 있었다.

• 한국전자파학회논문지
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• 제16권10호
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• pp.1010-1019
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• 2005

본 논문에서는 투톤(two-tone) 신호가 입력된 RF 전력 증폭기의 출력단에서 관찰되는 메모리 효과를 신경망회로를 이용하여 모델링 하였다. 입력 신호의 톤 간격과 전력 레벨의 변화에 따른 출력 전력의 IMD(Inter-Modulation Distortion) 비대칭성을 측정하여 고출력 RF 전력 증폭기의 메모리 효과를 확인하였으며, 서로 다른 중심 주파수에서의 메모리 효과도 실험적으로 확인하였다. 투톤 입력 신호 테스트에 기초한 전력 증폭기의 모델링 방법으로 TDNN(Tapped Delay Line-Neural Network)방식을 적용하였으며 이 방식이 다른 여러 가지 모델링 방법과 비교하여 매우 신뢰할만한 정확성을 가짐을 보였다.