• 인지과학
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• 제23권4호
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• pp.425-455
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• 2012

다차원 구어 단기기억 기제는 크게 음운적 통로와 어휘-의미적 통로로 구분된다. 전자를 음운단기기억, 후자를 의미단기기억이라고 할 수 있는데, 단기기억 과제를 정상적으로 수행하기 위해서는 두 통로 모두의 정보를 활발히 활용하여야 한다. 그리고 음운단기기억은 다시 음운입력완충기와 음운출력완충기로 나누어지며, 음운입력완충기는 음운자극의 입력 시, 음운출력완충기는 음운 산출 시에 작동한다. 본 연구에서는 유사한 수준의 전도 실어증 증상을 보이는 세 명의 환자에 대해, 각각의 언어 수행력을 구어 단기기억의 다차원적 측면에서 분석하였다. 그러기 위하여 세 명의 전도 실어증 환자들에게 단어 수준과 문장 수준에서 스스로 말하기, 따라말하기, 스스로 쓰기, 받아쓰기의 네 가지 양태의 언어과제를 실시하여 수행력을 비교 분석하였고, 숫자폭검사와 언어학습검사를 이용하여 음운단기기억력과 의미단기기억력을 평가하였다. 그 결과 세 대상자들은 네 양태의 언어 검사에서 다양한 수행력과 오반응 유형을 보였고, 단기기억력 검사 결과도 동일하게 나타나지 않았다. 즉 전도 실어증 환자들의 언어 수행력은 의미단기기억 또는 음운단기기억의 결함으로 설명될 수 있으며, 음운단기기억 가운데에서도 음운입력완충기, 음운출력완충기 혹은 둘 다의 결함 여부에 따라 언어특성이 상이하게 나타날 가능성을 제시하고 있다. 본 연구에서는 전도 실어증 환자들의 언어 검사와 단기기억력 검사 결과를 바탕으로, 언어와 다차원 구어 단기기억력과의 관계에 대하여 논의하고 있다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 하계종합학술대회 논문집(1)
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• pp.347-350
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• 2002

In the input buffer switch system, VOQ(Virtual Output Queue) archives 100% throughput. The VOQ with the systolic architecture maintains an uniform performance regardless of a number of Packet class and output port, so that it doesn't have a limitation of scalability. In spite of these advantages, the systolic architecture VOQ is difficult to change sorting order In this paper, we Proposed a systolic architecture VOQ which support weighted round robin(WRR) algorithm to provide with flow control service.

• 한국통신학회논문지
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• 제22권6호
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• pp.1148-1159
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• 1997

In the broadband integrated service digital networks (B-ISDN), ATM switches hould be abld to accommodate diverse types of applications ith different traffic characteristics and quality ddo services (QOS). Thus, in order to increase the utilization of switches and satisfy the QOS's of each traffic type, some types of priority control schemes are needed in ATM switches. In this paper, a nonblocking input and output queueing ATm switch with capacity C is considered in which two classes of traffics with different loss probability constraints are admitted. 'Partial push-out' algorithm is suggested as a loss priority control schemes, and the performance of this algorithm is analyzed when this is adopted in input buffers of the switch. The quque length distribution of input buffers and loss probabilities of each traffic are obtained using a matrix-geometric solution method. Numerical analysis and simulation indicate that the utilization of the switch with partial push-out algorithm satisfying the QOS's of each traffic is much higher than that of the switch without control. Also, the required buffer size is reduced while satisfying the same QOS's.

• 대한산업공학회지
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• 제25권2호
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• pp.233-239
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• 1999

With the increase of Internet protocol (IP) packets the performance of routers became an important issue in internetworking. In this paper we examined the matching algorithm in gigabit router which has input queue with virtual output queueing. Port partitioning concept is employed to reduce the computational burden of the scheduler within a switch. The input and output ports are divided into two groups such that the matching algorithm is implemented within each input-output pair group in parallel. The matching is performed by exchanging input and output port groups at every time slot to handle all incoming traffics. Two algorithms, maximal weight matching by port partitioning (MPP) and modified maximal weight matching by port partitioning (MMPP) are presented. MMPP has the lowest delay for every packet arrival rate. The buffer size on a port is approximately 20-60 packets depending on the packet arrival rates. The throughput is illustrated to be linear to the packet arrival rate, which can be achieved under highly efficient matching algorithm.

• 한국군사과학기술학회지
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• 제5권2호
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• pp.103-115
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• 2002

This paper describes the results on the design and implementation of large capacity cable checking system using I/O buffer method. The I/O buffer module which has feedback loops with input and output buffers is designed with logic gate in the VME board and controlled by MPC860 microprocessor. So this system can check a lot of cable at the same time with less size and less processing time than that of relay matrix method with the A/D converter. The size of the I/O buffer module can be variable according to the number of cable. And any type of cable can be checked even if the pin assignment of cable is changed.

• Progress in Superconductivity
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• 제5권1호
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• pp.13-16
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• 2003

In this work, we have studied about an RSFQ (Rapid Single Flux Quantum) switch element. The circuit was designed, simulated, and laid out for mask fabrication. The switch cell was composed of a D flip-flop, a splitter, a confluence buffer, and a switch core. The switch core determined if the input data could pass to the output. “On” and o“off” controls in the switch core could be possible by utilizing an RS flip-flop. When a control pulse was input to the “on” port, the RS flip-flop was in the set state and passed the input pulses to the output port. When a pulse was input to the “off” port, the RS flip-flop was in the reset state and prevented the input pulses from transferring to the output port. We simulated and optimized the switch element circuit by using Xic, WRspice, and Julia. The minimum circuit margins in simulations were more than $\pm$20%. We also performed the mask layout of the circuit by using Xic and Lmeter.

• 전기전자학회논문지
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• 제26권3호
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• pp.462-467
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• 2022

피드백 버퍼 구조는 오버슈트 및 언더슈트 현상 및 출력전압의 레귤레이션을 완화하기 위해 제안된다. 기존의 LDO 레귤레이터는 일정한 부하전류의 변화로 인해 발생하는 레귤레이션 전압 변화를 겪는다. 따라서 패스 트랜지스터의 게이트 단자의 전류를 충방전함으로써 패스 트랜지스터의 동작 속도가 향상된다. 피드백 버퍼 구조를 갖는 LDO 레귤레이터는 3.3~4.5V에서 동작하며 출력 전압은 3V이며, 최대 150mA의 부하 전류를 가집니다. 시뮬레이션 결과에 따라 부하전류가 150mA까지 일정하게 변화하였을 때 6.2mV의 레귤레이션 값을 확보하였다.

• 인터넷정보학회논문지
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• 제9권2호
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• pp.15-23
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• 2008

본 논문에서는 고효율을 유지하며 QoS를 보장하는 새로운 구조의 다중 입출력 버퍼링 방식의 스위치와 이 스위치에서 사용되는 새로운 중재 알고리즘인 Anti-Empty 알고리즘을 제안한다. 새로운 스위치 구조는 MIQ와 MOQ를 기본으로 하여 외부회선 속도와 동일한 속도를 가지는 버퍼를 사용하는 구조로 설계되었으며 기존 방식의 단점을 제거하고 QoS를 지원하기 위해 MOQ의 동작 방법에 새로운 방식을 도입하였다. 이로서 스위치 전체의 수율과 지연 등의 성능이 고 효율의 출력 버퍼형 스위치와 동일하면서 셀 손실이 없는 QoS를 지원하는 고속 스위칭을 보장한다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2013년도 추계학술대회
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• pp.726-729
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• 2013

본 논문에서는 LCD source driver IC의 output buffer op-amp로 사용가능한 저소비전력 및 높은 슬루율을 갖는 CMOS rail-to rail 입/출력 op-amp를 설계하였다. 제안한 op-amp는 기존의 출력단 Class-AB 단에 새로이 설계한 Class-B control단을 추가하여 저소비전력과 높은 슬루율을 갖게 하였다. 시뮬레이션 결과 제안된 op-amp는 소비전력이 1.19mW로 감소하였으며 사용한 부하커패시터 (10nF)를 기준으로 슬루율은 6.5V/us로 확인되었다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 하계종합학술대회 논문집(1)
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• pp.281-284
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• 2001

In this paper, we design the Sorting-Banyan network with an efficient buffer and sorting management schema that makes switch be capable of supporting delay sensitive as well as loss sensitive. The proposed switching network is remodeled that based on Batcher-banyan network that have eight input and output ports The structure of designed switching network is constructed of modified banyan network with 2-way routing paths and two plane sorting networks. we have analysed the maximum throughput of the switch, under the uniform random traffic load, the FIFO discipline has increased by about 11% when we compare the switching system with the input buffering system.