• 디지털산업정보학회논문지
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• 제12권4호
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• pp.71-79
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• 2016

This study proposes a performance model of a shared bus multi-processor system and analyzes the effect of input/output types on system performance and overload of shared resources. This system performance model reflects the memory reference time in relation to the effect of input/output types on shared resources and the input/output processing time in relation to the input/output processor, disk buffer, and device standby places. In addition, it demonstrates the contribution of input/output types to system performance for comprehensive analysis of system performance. As the concept of workload in the probability theory and the presented model are utilized, the result of operating and analyzing the model in various conditions of processor capability, cache miss ratio, page fault ratio, disk buffer hit ratio (input/output processor and controller), memory access time, and input/output block size. A simulation is conducted to verify the analysis result.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 추계종합학술대회 논문집(1)
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• pp.283-286
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• 2000

One major drawback of conventional output buffered switches is that the speed of writing cells into output buffer should be N times faster than input link speed. This paper proposes a new output buffer switch that divides one output buffer into several buffers and virtually shares the divided buffers by using a distributor. The proposed switch makes it possible to reduce the memory speed. The proposed switch is evaluated in terms of the average cell latency compared with the input buffered switches which use the arbitration alogorithms, i.e., iSLIP or wrapped wave front arbiter(WWFA).

• 한국정보처리학회논문지
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• 제7권4호
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• pp.1246-1264
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• 2000

An input-output buffering switch operates in either of tow different cell loss modes; Backpressure mode and Queueloss mode. In the previous studies, the Backpressrue mode is more effective at low traffic loads, and the Queueloss mode performs better at high traffic. We propose a new operation mode, called Hybrid mode, which adopts the advantages of he Backpressure and the Queueloss mode. Backpressure and Queueloss modes are distinguished from whether a cell loss occurs at the output buffer or not when output buffer overflows, irrespective of input buffer status. In order to simply combine Backpressure and Queueloss mode, the change of input traffic load must be measured. However, in the Hybrid mode, simply both of the input and output buffer overflow and checked out to determine the cell discard. The performance of the Hybrid mode is compared with those of the Backpressure and the Queueloss mode under random and bursty traffic. This paper show that the Hybrid mode always gives the best performance results for most ranges of load values.

• IEIE Transactions on Smart Processing and Computing
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• 제5권3호
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• pp.207-214
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• 2016

Optical communication systems are rapidly spread following increases in data traffic. In this work, a 32-Gb/s inductorless output buffer circuit with adjustable pre-emphasis is proposed. The proposed circuit consists of an output buffer circuit and an emphasis circuit. The emphasis circuit emphasizes the high frequency components and adds the characteristics of the output buffer circuit. We proposed a design method using a small-signal equivalent-circuit model and designed the compensation characteristics with a 65-nm CMOS process in detail using HSPICE simulation. We also realized adjustable emphasis characteristics by controlling the voltage. To confirm the advantages of the proposed circuit and the design method, we fabricated an output buffer IC with adjustable pre-emphasis. We measured the jitter and eye height with a 32-Gb/s input using the IC. Measurement results of double-emphasis showed that the jitter was 14% lower, and the eye height was 59% larger than single-emphasis, indicating that our proposed configuration can be applied to the design of an output buffer circuit for higher operation speed.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2003년도 추계종합학술대회
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• pp.373-376
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• 2003

본 논문은 고성능 공통 입력버퍼를 가지는 패킷 스위치 패브릭을 위한 새로운 3차원 라운드로빈 스케줄러에 관한 연구이다. 본 논문에서 제안된 스케줄러는 각 입력 버퍼에서 각 출력 큐를 독립적으로 관리하는 분산형 공통 버퍼를 가지는 스위치 패브릭구조에서 고속으로 동작하는 스케줄러이다. 제안된 스케줄러는 M 개의 각 공통 입력 버퍼가 K개의 입력 및 출력 포트를 가지고 N 개의 가상 출력 큐를 관리하고 $K\geq$M (K$\leq$M)일 때 매 K(M) 사이클 마다 MxK 개의 가상 출력 큐들이 목적 출력포트로 패킷을 전송할 수 있도록 스케줄링한다. 대량 병렬 스케줄링 구조를 이용하여 대용량의 스위칭 포트를 가지는 고성능 스위치 패브릭에의 고속 응용을 지원한다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2004년도 춘계종합학술대회
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• pp.291-294
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• 2004

본 연구는 단일 입력 및 다중 출력 크로스바 방식의 스위치 구조에 관한 연구로써 특히 고효율의 방송 기능을 가지는 가변형 방송스위치 구조를 지원한다. 입력 및 출력 버퍼 스위치(input and output buffer switch)에서 중앙 중재기(central arbiter)가 다중 입력포트로부터의 전송 요청(request)을 모아서 모든 입력포트들이 공유하는 각 출력포트에서 최대한 많은 전송 허가(grant)를 빠른 시간 내에 결정하고 그 결과를 각 입력 버퍼들에게 고속으로 전달(transmission)하는 기능을 지원하는 스위치 구조에 관한 것으로 특별히 방송 패킷(broadcast packet)을 스위칭 함에 있어 높은 처리율 (high throughput)을 제공하면서 고속으로 대용량 스위칭(large scale switching) 기능을 제공한다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2011년도 춘계학술대회
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• pp.712-713
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• 2011

본 논문에서는 파이프라인 구조의 연산회로를 효율적으로 검증하기 위한 AMBA AXI Slave 하드웨어 구조를 제안하고, 설계 예로 파이프라인 곱셈기를 내장한 구조를 제시하였다. 제안한 AXI Slave 회로는 입출력 버퍼 블록 메모리, 제어용 레지스터, 파이프라인 구조 연산 회로, 파이프라인 제어회로, AXI 버스 슬레이브 인터페이스로 구성된다. 주요 동작 과정은 입력 버퍼 메모리와 외부 마스터 사이의 버스트 데이터 전송, 제어 레지스터에 동작 모드 설정, 입력 버퍼 메모리에 담긴 데이터에 대한 반복적인 파이프라인 연산회로 동작, 출력 버퍼 메모리에 담긴 출력 데이터와 외부 마스터 사이의 버스트 데이터 전송으로 나누어진다. 제안한 AXI slave 구조는 범용 인터페이스 구조를 갖고 있으므로 파이프라인 구조 구조의 연산회로를 내장한 AMBA AHB와 AXI slave에 응용이 가능하다.

• Progress in Superconductivity
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• 제4권2호
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• pp.127-131
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• 2003

We have designed and measured an SFQ(Single Flux Quantum) OR gate for a superconducting ALU (Arithmetic Logic Unit). To optimize the circuit, we used WRspice, XIC and Lmeter for simulations and layouts. The OR gate was consisted of a Confluence Buffer and a D Flip-Flop. When a pulse enters into the OR gate, the pulse does not propagate to the other input port because of the Confluence Buffer. A role of D Flip-Flip is expelling the data when the clock is entered into D Flip-Flop. For the measurement of the OR gate operation, we attached three DC/SFQs, three SFQ/DCs and one RS Flip -Flop to the OR gate. DC/SFQ circuits were used to generate the data pulses and clock pulses. Input frequency of 10kHz and 1MHzwere used to generate the SFQ pulses from DC/SFQ circuits. Output data from OR gate moved to RS flip -Flop to display the output on the oscilloscope. We obtained bias margins of the D Flip -Flop and the Confluence Buffer from the measurements. The measured bias margins $\pm$38.6% and $\pm$23.2% for D Flip-Flop and Confluence Buffer, respectively The circuit was measured at the liquid helium temperature.

• 전자공학회논문지B
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• 제31B권5호
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• pp.123-133
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• 1994

This paper presents an output arbitrator for input buffering ATM (Asynchronous Transfer Mode) switches using neural networks. To avoid blocking in ATM switches with blocking characteristics, it is required to buffer ATM cells in input buffer and to schedule them. The N$\times$N request matrix is divided into N/16 submatrices in order to get rid of internal blocking systematically in scheduling phase. The submatrices are grouped into N/4 groups, and the cells in each group are switched alternatively. As the window size of input buffer is increases, the number of input cells switched in a time slot approaches to N. The selection of nonblocking cells to be switched is done by neural network modules. N/4 neural network modules are operated simultaneously. Fast selection can be achieved by massive parallelism of neural networks. The neural networks have 4N neurons and 14N connection. The proposed method is implemented in C language, and the simulation result confirms the feasibility of this method.

• 대한전자공학회논문지SD
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• 제48권11호
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• pp.34-40
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• 2011

본 논문은 낮은 출력 저항을 버퍼를 사용하여 주파수 보상을 수행한 LDO 선형 레귤레이터에 관한 것이다. 주파수 보상을 위해 제안하는 버퍼는 두 개의 shunt 피드백 루프를 사용하여 출력 저항을 최소화함으로써 이를 통해 LDO 선형 레귤레이터 전체의 부하 및 입력 전압에 따른 레귤레이션 성능을 개선할 수 있고 저전압에서도 낮은 출력 저항을 유지함으로 휴대기기 응용에 있어서도 적합하다. 또한 외부 디지털 제어를 통한 LDO 선형 레귤레이터의 출력 전압을 가변함으로써 외부 MCU와의 인터페이스를 개선하기 위한 기준 전압 제어 기법을 나타내었다. 구현된 LDO 선형 레귤레이터는 2.5V~4.5V의 입력 전압에 대하여 동작하며 최대 300mA의 부하 전류를 0.6~3.3V의 출력 전압에 대하여 제공할 수 있다.