• 전력전자학회논문지
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• 제17권6호
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• pp.486-494
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• 2012

In this paper, we proposes the three-phase embedded Z-source inverter consisting of the three embedded Z-source converters and it's the output voltage control method. Each embedded Z-source converter can produce the bipolar output capacitor voltages according to duty ratio D such as single-phase PWM inverter. The output AC voltage of the proposed system is obtained as the difference in the output capacitor voltages of each converter, and the L-C output filter is not required. Because the output AC voltage can be stepped up and down, the boost DC converter in the conventional two-stage inverter is unnecessary. To confirm the validity of the proposed system, PSIM simulation and a DSP based experiment were performed under the condition of the input DC voltage 38V, load $100{\Omega}$, and switching frequency 30kHz. Each converter is connected by Y-connection for three-phase loads. In case that the output phase voltage is the same $38V_{peak}$ as the input DC voltage and is the 1.5 times($57V_{peak}$), the simulation and experimental results ; capacitor voltages, output phase voltages, output line voltages, inductor currents, and switch voltages were verified and discussed.

• 대한전자공학회논문지TC
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• 제48권1호
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• pp.50-54
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• 2011

본 논문에서는 고출력 증폭기의 출력 정합단에서 발생하는 2차, 3차 고조파 성분을 억제하여 단일 고출력 증폭기의 선형성을 개선시키고 $3^{rd}$ IMD의 전치 왜곡에 의한 선형성 개선 PAM (Power Amplifier Module)을 제안하였다. 고조파를 억제하기 위해 정합회로는 메타전자파 구조를 갖도록 설계되었으며 2, 3차 고조파가 각각 27 dBc 이상 억제되었다. $3^{rd}$ IMD의 전치 왜곡은 구동 증폭기에서 발생하는 $3^{rd}$ IMD의 위상을 조절하여 -30도가 되도록 하였으며 이때 고출력 증폭기에서 발생되는 $3^{rd}$ IMD와 상쇄를 일으켜 고출력 증폭기 보다 6 dBc 이상 개선된 고조파 성분을 갖도록 설계되었다. 제안된 PAM은 36.98 dBm의 출력 전력과 21.6 dB의 전력 이득, 29.4 %의 전력 효율을 얻었으며 2차 고조파가 -53 dBc로 참조 증폭기에 비해 20dBc 이상 억제되는 특성을 얻었다.

• 전자공학회논문지SC
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• 제37권4호
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• pp.28-34
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• 2000

본 논문에서는 완전평형 전류 적분기를 이용하여 저전압 구동이 가능하고 고주파수 응용이 가능한 연속시간 필터를 설계하였다. 적분기 회로의 평형 구조 특성 때문에 짝수 차수의 고조파 성분들이 제거되고, 입력 신호 범위가 2배가되어 제안된 필터는 개선된 잡음 특성과 넓은 동적범위를 갖는다. 또한 상보형 전류미러를 이용하기 때문에 바이어스 회로가 간단하고 필터의 차단주파수는 단일 바이어스 전류원에 의해 간단히 제어할 수 있다. 설계의 예로 3차 버터워스 저역통과 필터를 개구리도약법으로 구현하였고, 제안된 완전평형 전류모드 필터는 0.65㎛ CMOS n-well 공정 파라미터를 이용하여 SPICE 시뮬레이션한 후 필터의 특성을 검토하였다. 시뮬레이션 결과 3V의 공급 전압에서 50㎒의 차단주파수, 1%의 THD에서 69㏈의 동적 범위를 갖고, 전력소모는 4㎽이다.

• 한국태양에너지학회:학술대회논문집
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• 한국태양에너지학회 2012년도 춘계학술발표대회 논문집
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• pp.325-330
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• 2012

A single-phase PVPCS(photovoltaic power conditioning system) that contains a single phase dc-ac inverter tends to draw an ac ripple current at twice the out frequency. Such a ripple current may shorten passive elements life span and worsen output current THD. As a result, it may reduce the efficiency of the whole PVPCS system. In this paper, the ripple current propagation is analyzed, and two methods to reduce the ripple current are proposed. Firslyt, this paper presents notch filter with IP voltage controller to reject specific current ripple in single-phase PVPCS. The notch filter can be designed that suppress just only specific frequency component and no phase delay. The proposed notch filter can suppress output command signal in the ripple bandwidth for reducing output current THD. Secondly, for reducing specific current ripple, the other method is feed-forward compensation to incorporate a current control loop in the dc-dc converter. The proposed notch filter and feed-forward compensation method have been verified with computer simulation and simulation results obtained demonstrate the validity of the proposed control scheme.

• 한국철도학회:학술대회논문집
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• 한국철도학회 2010년도 춘계학술대회 논문집
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• pp.1345-1351
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• 2010

본 논문에서는 현재 VVVF 직류전동차에 장착되어 있는 보조전원장치(SIV)180KVA용에 사용되는 필터콘덴서(FC) 유지보수 및 사용한도에 관한 연구를 수행하였다. 차량의 장기사용에 따른 내구연한과 혼잡도 부하에 따른 가선전압 변동 및 부하변동에 대해 출력 전압값의 변화와 SIV장치내 중요소자인 GTO Thyristor, Power Transistor Module 소자가 단락되는 현상이 자주 발생되는 등 고장원인을 분석해 본 결과 보조전원 장치내 필터 FC1~4 캐패시터의 입력측 고조파 성분의 필터링이 제대로 되지 못하는 것을 알게 되었으며, 캐패시터의 장기 사용에 따른 성분변화와 외부조건에 의해 천천히 특성변화를 일으킴으로써 사전 점검방법 및 불량 시 측정하기 어렵다는 점을 착안하여 본 연구를 검토하였다. 이를 위하여 본 연구에서는 캐패시터의 유지보수를 통한 관리와 측정방법의 개선점, 캐패시터의 수명 사용한도에 대해 검토하였다.

• 대한전자공학회논문지SD
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• 제40권12호
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• pp.46-53
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• 2003

본 논문에서는 트랜지스터의 게이트-소스 전압에 따른 소자의 이동도 감소 현상으로 생기는 OTA의 선형성 감소를 보상하기 위한 새로운 선형 OTA론 설계하고, 이것을 9차 베셀 필터에 응용한다. 제안된 OTA의 입력단은 선형(triode) 영역에서 동작하는 트랜지스터와 subthreshold 영역에서 동작하는 트랜지스터가 병렬로 연결된 구조를 가진다. 이 구조는 이동도 감소 현상에 의한 3차 고조파 성분을 상쇄시키므로, 보다 넓은 입력 범위를 가지면서 개선된 선형성을 유지할 수 있는 OTA 회로의 구현이 가능하다. 제안한 OTA는 ±0.8V의 입력 범위 내에서 ±0.32%의 트랜스컨덕턴스(Gm) 변화율을 갖고 총 고조파 왜곡(THD)은 -60㏈ 이하이다. 제안된 OTA를 적용한 9차 베낄 필터는 공급전압 3.3V를 갖는 0.35㎛ n-well CMOS 공정으로 구현되었으며, 필터의 차단주파수는 8㎒, 전력소비는 65mW로 동작하였다.

• 대한전자공학회논문지SD
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• 제39권6호
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• pp.26-33
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• 2002

본 논문에서는 포화영역에서 동작하는 MOS트랜지스터의 제곱특성과 소오스를 결합한 차동회로의 뺄셈기능을 이용하여 구현한 quarter-square기술방식의 새로운 4상한 MOS아날로그 곱셈기를 제안하였다. 본 논문에서 제안된 회로는 p-well CMOS 공정으로 설계-제작되어 특성측정을 하였다. 제작된 곱셈회로의 입력에 공급전압의 50%의 크기를 기치는 신호를 인가하였을 때, 1%미만의 왜율을 갖는 -1.3V에서 1.3V크기의 출력신호를 얻었고, 0에서30㎒까지의 -3㏈ 주파수대역을 측정하였고, 81㏈의 출력유동범위와 40㎽의 전력을 소모하였으며, 0.54㎟의 칩면적을 차지하였다. 제안된 곱셈회로는 회로구성이 간단할 뿐만 아니라, 입력신호가 한 개의 트랜지스터를 통하여 출력에 전달되므로 고주파 응용에도 적합하다.

• 전력전자학회논문지
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• 제5권2호
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• pp.154-162
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• 2000

본 논문에서는 3상 강압형 다이오드 정류기에서 출력전압의 저주파 리플 전압을 감소시키기 위한 새로운 제어기법을 제안한다. 제안한 펄스 주파수 변조 기법은 강압형 다이오드 정류기의 출력전압과 넓은 부하 범위에 대한 주 스위치의 영전류 스위칭을 보장하기 위해 적용된다. 본 논문에서 적용된 펄스 주파수 변조 기법은 일반적으로 입력전류의 낮은 고조파의 단위 역률의 장점을 지니고 있다. 또한 출력전압에서 보여진 저주파 리플전압을 감소시키기 위해 효과적으로 사용되어진다. 제안된 제어기법을 자세하게 설명하며 그 타당성을 검증하기 위해 시뮬레인션 및 실험을 통하여 검증한다.

• Journal of Power Electronics
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• 제16권5호
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• pp.1964-1980
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• 2016

This paper presents a new simplified harmonics extraction algorithm based on the synchronous reference frame (SRF) for an indirect current controlled (ICC) three-level neutral point diode clamped (NPC) inverter-based shunt active power filter (SAPF). The shunt APF is widely accepted as one of the most effective current harmonics mitigation tools due to its superior adaptability in dynamic state conditions. In its controller, the SRF algorithm which is derived based on the direct-quadrature (DQ) theory has played a significant role as a harmonics extraction algorithm due to its simple implementation features. However, it suffers from significant delays due to its dependency on a numerical filter and unnecessary computation workloads. Moreover, the algorithm is mostly implemented for the direct current controlled (DCC) based SAPF which operates based on a non-sinusoidal reference current. This degrades the mitigation performances since the DCC based operation does not possess exact information on the actual source current which suffers from switching ripples problems. Therefore, three major improvements are introduced which include the development of a mathematical based fundamental component identifier to replace the numerical filter, the removal of redundant features, and the generation of a sinusoidal reference current. The proposed algorithm is developed and evaluated in MATLAB / Simulink. A laboratory prototype utilizing a TMS320F28335 digital signal processor (DSP) is also implemented to validate effectiveness of the proposed algorithm. Both simulation and experimental results are presented. They show significant improvements in terms of total harmonic distortion (THD) and dynamic response when compared to a conventional SRF algorithm.

• Journal of Power Electronics
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• 제18권3호
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• pp.702-713
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• 2018

Power loss reduction and total harmonic distortion(THD) minimization are two important goals of improving three-level inverters. In this paper, an optimized pulse width modulation (PWM) strategy that can reduce switching losses and balance the neutral point with an optional THD of three-level neutral-point-clamped inverters is proposed. An analysis of the two-level discontinuous PWM (DPWM) strategy indicates that the optimal goal of the proposed PWM strategy is to reduce switching losses to a minimum without increasing the THD compared to that of traditional SVPWMs. Thus, the analysis of the two-level DPWM strategy is introduced. Through the rational allocation of the zero vector, only two-phase switching devices are active in each sector, and their switching losses can be reduced by one-third compared with those of traditional PWM strategies. A detailed analysis of the impact of small vectors, which correspond to different zero vectors, on the neutral-point potential is conducted, and a hysteresis control method is proposed to balance the neutral point. This method is simple, does not judge the direction of midpoint currents, and can adjust the switching times of devices and the fluctuation of the neutral-point potential by changing the hysteresis loop width. Simulation and experimental results prove the effectiveness and feasibility of the proposed strategy.