• 전기전자학회논문지
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• 제22권2호
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• pp.420-426
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• 2018

가까운 미래에, 전자의 ballastic 혹은 near-ballastic 이동이 가능한 CNT(Carbon NanoTube)를 활용한 CNTFET(Carbon NanoTube Field Effect Transistor)은 현재의 실리콘 기반 트랜지스터를 교체할 유력한 후보 중 하나로 고려되고 있다. 고성능의 CNTFET으로 대규모 집적회로를 구현하기 위해서는 semiconducting CNT가 CNTFET 안에 동일한 간격과 높은 밀도로 정렬되어 배치되어야 하지만, CNTFET 공정의 미성숙으로, CNTFET 안의 CNT는 불규칙하게 배치하게 되고, 현존하는 HSPICE 라이브러리 파일은 불규칙한 CNT 배치에 의한 성능의 변화를 회로 레벨에서 평가할 수 있는 기능을 지원하지 않는다. 이러한 성능의 변화를 평가하기 위해서 선형 프로그래밍을 활용한 방법이 과거에 제안되었으나, CNTFET의 전류와 게이트 커패시턴스를 계산하는 과정에서 오차가 발생할 수 있는 문제점이 있다. 본 논문에서는 언급한 오차가 발생되는 이유에 대해서 자세히 논하고, 이 오차를 줄일 수 있는 새로운 방법을 제시하고자 한다. 시뮬레이션 검토 결과, 새롭게 제시된 방법이 기존 방법의 오차, 7.096%를 3.15%까지 줄일 수 있음을 보이고 있다.

• 대한전자공학회논문지SD
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• 제48권10호
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• pp.46-53
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• 2011

본 논문에서는 MLC 낸드플래시 메모리의 CCI(cell-to-cell interference)의 제거를 통한 에러 보정 등화기(equalizer)를 제안한다. 매년 메모리의 집적도가 두 배가 되고, MLC(multi level cell) 기술의 개발 등으로 플래시 메모리 시장의 급성장이 이루어졌다. CCI는 주변 셀이 프로그램 되면서 발생하는 영향으로 에러 발생에 중요한 요소이다. 제안된 CCI의 모델을 수식화하고, CCI의 제거를 통한 등화기를 설계하였다. 이 모델은 MLC 낸드플래시의 프로그램 순서와 주변 패턴을 기반으로 프로그램 전압(program voltage)의 영향이 고려되었다. 또한 제안된 등화기는 MLC NAND 플래시 메모리 1-블록에 데이터를 읽기/쓰기 동작의 측정 결과와 Matlab을 통하여 설계 및 검증되었다. 이 등화기는 심각한 CCI를 가지고 있는 20nm 낸드플래시 메모리 채널에서 약 60%의 에러 개선율을 보였다.

• 전력전자학회논문지
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• 제7권1호
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• pp.81-90
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• 2002

본 논문은 직접토크제어에 의한 리럭턴스 동기 전동기의 위치센서 없는 고성능 제어시스템을 제안한다. 이 시스템은 고정자 자속관측기, 속도/토크 관측기, 두 개의 디지털 히스테리시스 제어기, 최적 스위칭 룩업 테이블, IGBT 전압형 인버터, 그리고 TMS320C31 DSP보드로 구성된다. 넓은 속도 범위에서의 안정된 응답특성을 얻기 위해서 전동기 단자에서 얻어진 전압과 전류를 사용하는 폐루프 자속관측기를 사용하였다. 개발된 고성능 속도제어 시스템의 동특성을 검증하기 위해서 1.0[kW] 리럭턴스 동기 전동기를 사용하여 시뮬레이션과 실험을 수행한 결과 저속영역과 고속영역 모두 우수한 동특성을 얻을 수 있었다.

• 대한전자공학회논문지SD
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• 제45권12호
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• pp.1-7
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• 2008

Magnetic Tunnel Junction (MTJ)는 비휘발성 소자로서 그간 기억소자분야에 국한되어왔으나, 최근 다양한 연구들에 의하여 자기논리 (magneto-logic) 회로에 사용되면서 기존 트랜지스터 기반의 논리연산자를 대체할 수 있는 가능성을 보이고 있으며, 논리회로까지 확장 적용되어 스핀전자공학 분야의 새로운 장을 열 것으로 기대되어지고 있다. 자체 저장 능력을 갖는 MTJ 소자로 구현된 자기논리 회로는 전원이 꺼져도 정보가 그대로 유지되고, 또한, 불 (Boolean) 연산 수행 시 단순한 입력변화만으로 다양한 논리 연산자 구현이 가능한 구조적인 유연성을 보이므로, 물리적으로 완성된 회로 내에서 얼마든지 재구성이 가능한 자기논리 회로를 구현할 수 있다. 본 논문에서는 단순한 조합논리나 순차논리 회로의 동작을 넘어서, 임의의 3비트 논리회로 동작을 모두 수행할 수 있는 자기논리 회로를 제안한다. 이를 위해 3비트 논리회로 중에서 최대의 복잡성을 갖는 논리회로를 MTJ 소자를 사용하여 설계하였고, 그 동작을 이전 논문에서 제안된 바 있는 macro-model을 보완 적용하여 검증하였다. 제안된 회로는 3비트로 구현할 수 있는 가장 복잡한 논리회로의 동작을 수행할 뿐만 아니라, 전류구동회로의 게이트 신호들을 변화시킴으로써 임의의 3비트 논리 회로의 동작을 모두 수행하는 것이 가능하다.

• 한국음향학회지
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• 제23권8호
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• pp.554-561
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• 2004

반도체 기술과 멀티미디어 통신기술이 발달하면서 고품위 영상과 다중 채널의 오디오에 관심을 갖게 되었다. MPEG 오디오 계층 3 디코더는 표준안에 기반을 둔 프로세서로써 기존에 많이 구현되어 있다. MPBG-1오디오 계층3 디코더의 합성필터는 디코더 전체에서 가장 많은 연산을 필요로 하기 때문에 고속 프로세서를 설계하기 위해서는 연산량을 줄일 수 있는 새로운 방식의 합성필터를 필요로 한다. 따라서 본 논문에서는 MPEG-1 오디오 계층 3의 핵심부분인 합성필터 부분을 DALUT (distributed arithmetic look-up table)방식을 이용하여 FPGA (Field Programmable Gate Array)에 구현하였다. 고속 필터를 설계하기 위해서 승산기 대신에 DALUT방식을 사용하였고, 파이프라인 구조를 사용하였으며, 데이터를 코사인 함수와 곱셈한 결과를 테이블로 만듦으로써 곱셈기를 제거하여 30%의 성능향상을 얻었다. 본 논문에서의 하드웨어 설계는 모두 VHDL (VHSIC Hardware Description Language)로 기술하였다. VHDL 시뮬레이션은 ALDEC사의 Active-HDL 6.1과 Model-sim 및 합성은 Synplify Pro 7.2v을 사용하였다. 대상 라이브러리는 XILINX사의 XC4010E, XC4020BX, XC4052 XL, P&R 툴은 XACT Ml.4를 사용하여 구현하였다. 구현된 프로세서는 20MHz∼70MHz사이에서 동작한다.

• 전자공학회논문지D
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• 제36D권10호
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• pp.9-16
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• 1999

Flash EEPROM 셀에서 기존의 ONO 구조의 IPD를 사용하면 peripheral MOSFET의 게이트 산화막을 성장할 때에 사용되는 세정 공정을 인하여 ONO 막의 상층 산화막이 식각되어 전하 보존 특성이 크게 열화되었으나 IPD 공정에 ONON 막을 사용하면 그 세정 공정시에 상층 질화막이 상층 산호막이 식각되는 것을 방지시켜 줌으로 전하보존 특성이 크게 개선되었다. ONON IPD 막을 갖고 있는 Flash EEPROM 셀의 전화 보존 특성의 모델링을 위하여 여기서는 굽는(bake) 동안의 전하 손실로 인한 문턱전압 감소의 실험식으로 ${\Delta}V_t\; = \;{\beta}t^me^{-ea/kT}$을 사용하였으며, 측정 결과 ${\beta}$=184.7, m=0.224, Ea=0.31 eV의 값을 얻었다. 이러한 0.31 eV의 활성화 에너지 값은 굽기로 인한 문턱전압의 감소가 층간 질화막 내에서의 트립된 전자들의 이동에 의한 것임을 암시하고 있다. 한편, 그 모델을 사용한 전사 모사의 결과는 굽기의 thermal budget이 낮은 경우에 실험치와 잘 일치하였으나, 반면에 높은 경우에는 측정치가 전사 모사의 결과보다 훨씬 더 크게 나타났다. 이는 thermal budge가 높은 경우에는 프로그램시에 층간 질화막 내에 트립되어 누설전류의 흐름을 차단해 주었던 전자들이 빠져나감으로 인하여 터널링에 의한 누설전류가 발생하였기 때문으로 보여졌다. 이러한 누설전류의 발생을 차단하기 위해서는 ONON 막 중에서 층간 질화막의 두께는 가능한 얇게 하고 상층 산화막의 두께는 가능한 두껍게 하는 것이 요구된다.

• 한국방재안전학회논문집
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• 제14권2호
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• pp.61-75
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• 2021

최근 기후변화로 인해 강우강도 및 빈도의 증가에 따른 집중호우의 영향 및 기존 여수로의 노후화에 대비하여 홍수 시 하류 하천의 영향을 최소화할 수 있는 보조 여수로 활용방안 구축이 필요한 실정이다. 이를 위해, 수리모형 실험 및 수치모형 실험을 통하여 보조 여수로 운영에 따른 흐름특성 변화 검토에 관한 연구가 많이 진행되어 왔다. 그러나 대부분의 연구는 여수로에서의 흐름특성 및 기능성에 대한 검토를 수행하였을 뿐 보조 여수로의 활용방안에 따른 하류하천 영향 검토 및 호안 안정성 검토에 관한 연구는 미비한 실정이다. 이에 본 연구에서는 기존 여수로 및 보조 여수로 방류 조건에 따른 하류영향 분석 및 호안 안정성 측면에서 최적 방류 시나리오 검토를 3차원 수치모형인 FLOW-3D를 사용하여 검토하였다. 또한 FLOW-3D 수치모의 수행을 통한 유속, 수위 결과와 소류력 산정 결과를 호안 설계허용 기준과 비교하였다. 수문 완전 개도 조건으로 가정하고 계획홍수량 유입 시 다양한 보조 여수로 활용방안에 대하여 수치모의를 수행한 결과, 보조 여수로 단독 운영 시 기존 여수로 단독운영에 비하여 최대유속 및 최대 수위의 감소효과를 확인하였다. 다만 계획홍수량의 45% 이하 방류 조건에서 대안부의 호안 안정성을 확보하였고 해당 방류량 초과 경우에는 처오름 현상이 발생하여 월류에 대한 위험성 증가를 확인하였다. 따라서 기존 여수로와의 동시 운영 방안 도출이 중요하다고 판단하였다. 여수로의 배분 비율 및 총 허용 방류량에 대하여 검토한 결과 보조 여수로의 방류량이 기존 여수로의 방류량보다 큰 경우 하류하천의 흐름이 중심으로 집중되어 대안부의 유속 저감 및 수위 감소를 확인하였고, 계획 홍수량의 77% 이하의 조건에서 호안의 허용 유속 및 허용 소류력 조건을 만족하였다. 이를 통하여 본 연구에서 제안한 보조 여수로 활용방안으로는 기존 여수로와 동시 운영 시 총 방류량에 대하여 보조 여수로의 배분량이 기존 여수로의 배분량보다 크게 설정하는 것이 하류하천의 영향을 최소화 할 수 있는 것으로 나타났다. 그러나 본 연구는 여수로 방류에 따른 대안부에서의 영향에 대해서만 검토하였고 수문 전면 개도 조건에서 검토하였다는 한계점은 분명히 있다. 이에 향후에는 다양한 수문 개도 조건 및 방류 시나리오를 적용 및 검토한다면 보다 효율적이고, 효과적인 보조 여수로 활용방안을 도출이 가능할 것으로 기대 된다.