• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2013년도 추계학술대회
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• pp.41-44
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• 2013

UDTV와 같이 고품질의 애플리케이션이 등장함에 따라 고속 고용량의 통신서비스가 요구되고 있다. 이를 위해 통신시스템은 데이터 처리 속도를 높이고 다양한 에러 정정기법을 사용한다. 본 논문에서는 UTP 케이블을 이용하여 1 Gbps를 전송하는 1000BASE-T에 적용되는 비터비 디코더를 구현한다. 1000BASE-T에서는 각 pair 당 125 MHz의 PAM-5로 변조된 신호가 전송되므로 이 디코더는 최소 125 MHz 이상의 속도로 동작해야 한다. 이를 위하여 파이프라인과 병렬처리를 사용하여 디코더를 FPGA에서 구현하고 로직분석기를 이용해서 125 MHz로 동작함을 확인한다. 최종적으로 비터비 디코더가 부가된 임의의 에러에 대하여 원래의 데이터를 복구하는 것도 보여준다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2013년도 추계학술대회
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• pp.350-353
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• 2013

본 논문에서는 TOF(Time-Of-Flight) 센서에 의해 얻어진 정보로부터 3차원 깊이 영상(depth image)을 추출하기 위한 위상 연산기의 하드웨어 구현을 제안한다. 설계된 위상 연산기는 DCORDIC(Differential COordinate Rotation DIgital Computer) 알고리듬의 vectoring mode를 이용하여 Arctangent 연산을 수행하며, 처리량과 속도를 늘리기 위해 redundant binary 수체계와 pipelined 구조를 적용하였다. 제안된 알고리듬은 고정 소수점 MATLAB 시뮬레이션을 통해 검증하고 최적 데이터 비트 수 및 반복 횟수를 결정하였다. 설계된 위상 연산기는 MATLAB/Simulink와 FPGA 연동을 통해 가상의 3차원 데이터 복원 동작을 검증하였으며, 469 MHz의 클록 주파수로 동작하여 7.5 Gbps의 성능을 갖는 것으로 평가되었다.

• 한국통신학회논문지
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• 제40권7호
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• pp.1354-1362
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• 2015

5세대 이동통신 시스템은 4세대 LTE 시스템의 용량 대비 1000배의 용량 증대를 목표로 한다. 이를 달성하기 위해 많은 수의 소형셀을 활용하는 heterogeneous network 기술이 차세대 이동통신 기술로 각광받고 있다. 5세대 이동통신 시스템에서는 고정형 기지국과 이동형 기지국이 기하급수적으로 늘어날 것으로 예상되는데, 이러한 기지국을 모두 유선으로 연결하는 것은 비용 측면에서 합리적이지 않고, 이동형 기지국을 지원하기 위해서는 유선으로 백홀 링크를 지원하는 것보다 효율적인 무선 백홀망 시스템의 구축이 필요하다. 본 논문에서는 이러한 배경을 바탕으로 고정 및 이동 액세스 포인트와 무선 백홀 스위치를 기반으로 한 5세대 이동통신 초광역 무선 백홀망 시스템을 제안, 초광역 무선 백홀망의 link budget을 분석하고 대형 어레이 안테나를 활용한 빔 기반 초광역 무선 백홀망 시스템의 성능을 시뮬레이터 분석을 통해 검증을 진행하였다. 초광역 무선 백홀망 link budget 분석을 통해 1 nJ/Gbps의 에너지 효율의 달성 가능성을 확인하고, 전송 시뮬레이터를 통해 무선 백홀 스위치를 중심으로 $10km^2$의 면적에 이동 액세스 포인트가 여러 위치에 존재할 때 사이드로브를 제어함으로써 빔 간 간섭을 줄일 경우 빔 당 1 W의 전송 전력을 통해 평균 주파수 효율을 5 bps/Hz 이상 달성 가능함을 확인하였다.

• 한국정보통신학회논문지
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• 제18권7호
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• pp.1579-1588
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• 2014

LAN 방식은 국내의 초고속 인터넷 서비스에서 가장 널리 사용되며, UHD TV와 같은 고속의 서비스를 제공하기 위하여 100 메가급에서 1 기가급 이더넷으로 빠르게 전환되고 있다. 1000BASE-T 물리계층은 1 Gbps의 전송속도를 달성하기 위해, 4조의 UTP상에서 각 조당 125 MHz의 PAM-5신호로 데이터를 전송한다. 채널 상에서 발생한 오류를 정정하기 위하여 송신측에서는 컨벌루션 부호와 PAM-5신호를 결합한 TCM을 사용하고, 수신측에서는 비터비 복호기를 사용한다. 본 논문에서는 1000BASE-T의 수신측에서 최소 125 MHz 속도와 최대 2조까지 오류 정정 능력을 제공하는 비터비 디코더를 구현한다. 그리고 구현한 디코더를 논리분석기로 이용해서 동작속도와 오류 정정 능력을 검증한다.

• 정보보호학회논문지
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• 제12권5호
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• pp.15-25
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• 2002

본 논문에서는 AES Rijndael 블록 암호 알고리즘을 구현하는 고속 암호 프로세서를 설계하였다. 기존 Rijndael 알고리즘의 고속 동작을 제약하는 라운드 키 계산에 따른 성능 저하 문제를 제거하기 위해, 연산 라운드 구조를 수정하여 라운드 키 계산 동작을 1 라운드 이전에 온라인 방식으로 처리하는 방식을 사용하였다. 그리고 128, 192, 256 비트 키를 지원하는 모듈화된 라운드 키 생성회로를 설계하였다. 설계된 암호 프로세서는 라운드 당 1 클록을 사용하는 반복 연산 구조를 갖고 있으며, 다양한 응용 분야에 적용하기 위해 기존 ECB, CBC 모드와 함께 AES의 새로운 동작 모드로 고려되고 있는 CTR 모드를 지원한다. Verilog HDL로 모델링된 암호 프로세서는 0.25$\mu\textrm{m}$ CMOS 공정의 표준 셀 라이브러리로 합성한 결과 약 51,000개의 게이트로 구성되며, 시뮬레이션 결과 7.5ns의 최대 지연을 가지고 있어서 2.5V 전압에서 125Mhz의 동작 주파수를 갖는다. 설계된 프로세서는 키 길이가 128 비트인 ECB 모드인 경우 약 1.45Gbps의 암.복호율의 성능을 갖는다.

• 전자통신동향분석
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• 제9권4호
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• pp.23-34
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• 1994

직렬 접속 프로토콜은 두개 이상의 근거리 시스템간의 정보 교환에 사용된다. 현재까지 공식적인 기관에서 표준화되어 제정된 직렬 접속 규격들이 가지고 있는 성능은 전송 속도 측면에서 수 kbps에서 최대 10Mbps급에 한정되어 있는 관계로 수백 Mbps 혹은 수 Gbps급에 달하는 직렬 접속 프로토콜 성능을 요구하는 고성능 통신 및 정보 처리 시스템을 위한 새로운 직렬 접속 규격이 요구되고 있다. IEEE에서 표준화 작업중인 Multi-CPU 병렬 시스템을 위한 접속 규격인 P1355 접속 규격은 경제적이며 용이한 확장성을 가지는 칩과 칩간외에 보드와 보드간 혹은 랙과 랙간의 연결이 가능한 표준 규격안이다. P1355 접속 프로토콜은 특성이 서로 다른 DS, TS, HS link 규격들로 구성되어 있으며 이들은 선로 동작 속도 측면에서 각각 200Mbps, 250Mbps, 1Gbps의 성능을 가지고 있으며, 사용되는 데이터 심볼의 코딩 방식, 접속로 동작 초기화 및 오류 제어, 접속로의 물리적 성능 및 규격 등에서 차이를 가지고 있다. P1355는 일반적인 통신용 전송 선로에서 요구되는 물리 계층의 BER 성능보다 $10^5$에서 $10^10$배 향상된 선로 BER 특성과 이러한 하위 계층 특성을 바탕으로한 패킷 손실이 없는 간결한 상위계층 프로토콜을 특징으로 하며, 차세대 통신 수단인 ATM교환기 시스템의 서브 시스템 접속 규격으로 사용될 수 있다.

• 전기전자학회논문지
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• 제22권4호
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• pp.886-895
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• 2018

본 논문에서는 NIST에서 발표한 Secure Hash Algorithm(SHA) 표준의 최신 버전인 SHA-3 해시 함수의 하드웨어 구현과 함께 보안 SoC 응용을 위한 ARM Cortex-M0 인터페이스 구현에 대해 기술한다. 최적화된 설계를 위해 5 가지 하드웨어 구조에 대해 하드웨어 복잡도와 성능의 교환조건을 분석하였으며, 분석 결과를 토대로 라운드 블록의 데이터패스를 1600-비트로 결정하였다. 또한, 라운드 블록과 64-비트 인터페이스를 갖는 패더를 하드웨어로 구현하였다. SHA-3 해시 프로세서, Cortex-M0 그리고 AHB 인터페이스를 집적하는 SoC 프로토타입을 Cyclone-V FPGA 디바이스에 구현하여 하드웨어/소프트웨어 통합 검증을 수행하였다. SHA-3 프로세서는 Virtex-5 FPGA에서 1,672 슬라이스를 사용하였으며, 최대 289 Mhz의 클록 주파수로 동작하여 5.04 Gbps의 처리율을 갖는 것으로 예측되었다.

• 한국정보통신학회논문지
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• 제21권6호
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• pp.1075-1082
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• 2017

본 논문에서는 새로운 해쉬 알고리듬인 SHA-3과 출력 길이 확장함수인 SHAKE256을 구현하는 해쉬 프로세서를 설계하였다. 해쉬 프로세서는 성능을 극대화하기 위해 Padder 블록, 라운드 코어 블록, 출력 블록이 블록 단계에서 파이프라인 구조로 동작한다. Padder 블록은 가변길이의 입력을 여러 개의 블록으로 만들고, 라운드 코어 블록은 on-the-fly 라운드 상수 생성기를 사용하여 SHA-3와 SHAKE256에 대응하는 해쉬 및 출력 확장 결과를 생성하며, 출력 블록은 결과 값을 호스트로 전달하는 기능을 수행한다. 해쉬 프로세서는 Xilinx Virtex-5 FPGA에서 최대 동작 속도는 220 MHz이며, SHA3-512의 경우 5.28 Gbps의 처리율을 갖는다. 프로세서는 SHA-3 와 SHAKE-256 알고리듬을 지원하므로 무결성, 키 생성, 난수 생성 등의 암호 분야에 응용이 가능하다.

• 한국인터넷방송통신학회논문지
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• 제15권6호
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• pp.245-250
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• 2015

HD-SDI 비디오 신호 전송을 위한 광 비디오 전송 장치를 개발하였다. 광 송수신기는 입력전원 DC 5V로 동작하며, 감시 카메라 주위에 부착 가능하도록 작은 크기로 개발하였다. 광 송수신기는 내부에 별도의 전원 안정화 회로를 내장하여, 출력이 안정된 3.3V 전압을 내부의 다른 전자회로에 공급하도록 하였다. 광 송신기는 케이블드라이버, 레이저 다이오드 드라이버, 레이저 다이어드로 구성되며, 광수신기는 포토다이오드, 리미팅 앰프, 케이블 이퀄라이저로 구성하였다. 광 송신기는 파장 1.3.um, 광출력 -5 dBm, 송신속도 1.485Gbps였고, 광 수신기는 수신감도 -23dBm이었다. 이 장치로 HD-SDI 비디오 신호가 광섬유 30km 광섬유 전송 후에도 끊김 없이 전송됨을 확인하였다.

• 한국통신학회논문지
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• 제36권4B호
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• pp.371-377
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• 2011

정보화 시대 사용자의 IT 이용패턴이 유선의 광대역 정보서비스와 동일한 품질의 다양한 형태의 무선 멀티미디어 서비스를 요구하고 있다. 이러한 시대적 변화는 차세대이동통신(IMT-Advanced) 개발의 필요성으로 대두되고 있으며, 현재의 음성, 패킷데이터 통신에서 고속 이동 중에 100Mbps, 정지 및 저속에서 1Gbps까지의 데이터 전송속도를 기반으로 하는 유무선 통합의 유비쿼터스 서비스 제공에 필요한 IMT-Advanced 플랫폼 실현을 위한 준비가 필요한 시점이다. 특히, 3-5GHz대역을 중심으로 이동통신 활용 가능대역 확보에 필요한 주파수 재배치 및 기존역무 간 혼신분석 방법론을 개발하고 있으며, 동 결과를 주파수 확보를 위한 국내 IMT-Advanced용 신규대역 확보를 위한 주파수 특성 및 IMT-Advanced용 주파수인 3-5GHz대역 전파특성을 규명하여 국내 무선통신 기술 개발에 필요한 기반 기술 확보 및 전파간섭 등 주파수 관리 기술을 확인하였다.