• 대한전자공학회논문지SD
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• 제39권7호
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• pp.1-6
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• 2002

본 연구에서는 나노 스케일 SOI 소자의 최적 설계를 위하여 multi-gate 구조인 Double 게이트, Triple 게이트, Quadruple 게이트 및 새로이 제안한 Pi 게이트 SOI 소자의 단채널 현상을 시뮬레이션을 통하여 분석하였다. 불순물 농도, 채널 폭, 실리콘 박막의 두께와 Pi 게이트를 위한 vertical gate extension 깊이 등을 변수로 하여 최적의 나노 스케일 SOI 소자는 Double gate나 소자에 비해 단채널 특성 및 subthreshold 특성이 우수하므로 채널 불순물 농도, 채널 폭 및 실리콘 박막 두께 결정에 있어서 선택의 폭이 넓음을 알 수 있었다.

• 한국항해항만학회지
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• 제31권9호
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• pp.771-778
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• 2007

A container terminal gate is not only an entrance of containers, but also the first input point of containers' information. Therefore, to achieve the accuracy of container information, there are various containers' numbers recognition methods used. Gate productivity can significantly vary depending upon those recognition methods. Recently, RFID which is one of the u-IT businesses run by the Korean government is under consideration for application to the gate as an automatic system. If RFID is used, it is expected to have both the qualitative benefits through avoiding defects of other systems and the quantitative benefits by improving productivity. Hence, this study aims to provide some insight on the benefits of RFID, and to compare productivity of the existing gate system with the RFID gate system based on computer simulation.

• 한국마이크로전자및패키징학회:학술대회논문집
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• 한국마이크로전자및패키징학회 2005년도 ISMP
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• pp.67-88
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• 2005

Mold-Flow 3 Die Stack CSP of Mold array packaging with different Gate types. As high density package option such as 3 or 4 die stacking technologies are developed, the major concerning points of mold related qualities such as incomplete mold, exposed wires and wire sweeping issues are increased because of its narrow space between die top and mold surface and higher wiring density. Full 3D rheokinetic simulation of Mold flow for 3 die stacking structure case was done with the rheological parameters acquired from Slit-Die rheometer and DSC of commercial EMC. The center gate showed severe void but corner gate showed relatively better void performance. But in case of wire sweeping related, the center gate type showed less wire sweeping than corner gate types. From the simulation results, corner gate types showed increased velocity, shear stress and mold pressure near the gate and final filling zone. The experimental Case study and the Mold flow simulation showed good agreement on the mold void and wire sweeping related prediction. Full 3D simulation methodologies with proper rheokinetic material characterization by thermal and rheological instruments enable the prediction of micro-scale mold filling behavior in the multi die stacking and other complicated packaging structures for the future application.

• 전자공학회논문지
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• 제54권5호
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• pp.133-137
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• 2017

본 연구의 목적은 GATE (Geant4 Application for Tomographic Emission) Simulation을 사용하여 치료용 방사성동위원소인 I-131의 감마카메라/SPECT 영상을 획득하여, 실제 기기의 실험결과와 그 특성을 비교 및 분석 하여 GATE simulation의 정확성을 획득하는 것이다. 더 나아가 GATE simulation을 이용한 치료용 방사성동위원소를 위한 감마카메라/SPECT 영상 정량화 기반기술 연구가 가능함을 입증하고자 한다. 본 연구에서 Simulation상에서 구성한 SPECT System은 Stream-R Forte version 1.2 (Philips Medical System, Best and Heerlen, Netherlands)의 설계변수를 참고로 하였다. 감마카메라/SPECT 시스템에서의 I-131 영상특성을 이해하기 위하여 실제 Forte 시스템을 이용하여 산란물질을 사용하였을 때와 사용하지 않았을 때 에너지 스펙트럼 및 선 선원에 대한 선 응답함수 (Line Spread Function, LSF)와 반치폭 (Full Width at Half Maximum, FWHM)을 측정하였다. 또한 실제 실험과의 비교를 위하여 GATE simulation에서 구성한 시스템에서도 동일한 실험 조건 및 변수에 대하여 에너지 스펙트럼 및 선 선원에 대한 LSF 및 FWHM을 측정하였다. 그 결과 산란물질을 사용하지 않았을 때의 에너지 스펙트럼의 경우 실제 실험과 Simulation 모두 364 keV의 위치에서 에너지 피크를 나타내어 동일한 경향의 결과를 보였다. FWHM은 실제 실험과 Simulation 모두에서 선원과 검출기간의 거리가 증가함에 따라 그 크기가 증가하는 경향을 보였으며 오차율은 3.8%로 나타났다. 산란물질을 사용하였을 때의 에너지 스펙트럼 역시 실제 실험과 Simulation 경우 모두에서 비슷한 경향을 나타내었다. 결론적으로, GATE simulation은 치료용 방사성 동위원소에 대해서도 실제 기기의 특성 및 방사성 동위원소의 특징을 모두 반영하고 있으며 이를 이용하여 감마카메라/SPECT에서의 치료용 방사성 동위원소의 정량화에 대한 다양한 연구가 가능 할 것이라고 사료된다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2006년도 하계종합학술대회
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• pp.579-580
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• 2006

Simple nonoverlapped source/drain-to-gate MOSFETs to suppress GIDL (gate-induced drain leakage) is simulated with SILVACO simulation tool. Changing spacer thickness for adjusting length of Drain to Gate nonoverlapped region, this simulation observes on/off characteristic of nonoverlapped source/drain-to-gate MOSFETs. Off current is dramatically decreased with S/D to gate nonoverlapped length increasing. The result shows that maximum on/off current ratio is achieved by adjusting nonoverlapped length.

• 산업경영시스템학회지
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• 제36권4호
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• pp.71-76
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• 2013

For a die casting mold, generally, the casting layout design should be considered based on the relation among injection system, casting condition, gate system, and cooling system. Also, the extent or the location of product defects was differentiated according to the various relations of the above conditions. In this research, in order to optimize the casting layout design of an automotive Oil Pan_DX2E, Computer Aided Engineering (CAE) simulation was performed with two layout designs by using the simulation software (AnyCasting). The simulation results were analyzed and compared carefully in order to apply them into the production die-casting mold. During the filling process with two models, internal porosities caused by air entrapments were predicted and also compared with the modification of the gate system and overflow. With the solidification analysis, internal porosities occurring during the solidification process were predicted and also compared with the modified gate system.

• 반도체디스플레이기술학회지
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• 제14권2호
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• pp.41-45
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• 2015

From 20nm technology node, the finFET has become standard device for ULSI's. However, the finFET process made stacking gate non-volatile memory obsolete. Some reported capacitor-less DRAM structure by utilizing the FBE. We present possible non-volatile memory device structure similar to the dual gate MOSFET. One of the gates is left floating. Since body of the finFET is only 40nm thick, control gate bias can make electron tunneling through the floating gate oxide which sits across the body. For programming, gate is biased to accumulation mode with few volts. Simulation results show that the programming electron current flows at the interface between floating gate oxide and the body. It also shows that the magnitude of the programming current can be easily controlled by the drain voltage. Injected electrons at the floating gate act similar to the body bias which changes the threshold voltage of the device.

• 한국방사선학회논문지
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• 제1권3호
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• pp.11-16
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• 2007

새로 개발된 몬테칼로 모사코드인 GATE의 방사선치료 분야에의 적용성 검토를 위하여 방사선치료 오차확인용 전자포탈영상장치에 사용되는 금속판/형광스크린 계측기의 특성을 예측 및 분석하였다. GATE를 이용하여 계산한 6 MV 선형가속기에서 발생되는 엑스선의 에너지 스펙트럼을 바탕으로, 여러가지 두께의 금속판/형광스크린에 대하여 계측효율과 공간분해능을 계산하였고, 이를 범용으로 사용되는 MCNP4B 모사 결과 및 실험 결과와 비교하여, 방사선치료 분야에 응용 가능성을 검증하였다.

• 한국항해항만학회지
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• 제40권6호
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• pp.421-430
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• 2016

컨테이너 터미널에서 육상 운송을 담당하는 트럭 운송사 입장에서의 트럭 대기 시간을 줄이기 위한 게이트 시뮬레이션 모델을 개발하였다. 개발 모델의 검증을 위하여 부산신항 P항만을 대상으로 2014년 12월의 4주간 트럭 진출입 자료를 적용한 결과, 99% 이상의 정확성을 보였다. 또한, 개발한 시뮬레이션 모델을 통해 기존 게이트 시스템과 최근 게이트 시스템을 비교해 보았다. 결과적으로 동쪽 진입 게이트 기준으로 기존 게이트 시스템에서는 최대 50대의 트럭 대기와 120분의 대기 시간이 발생하였으나, 신규 게이트 시스템에서는 최대 10대의 트럭 대기와 5.3분의 대기 시간이 소요되었다. 서쪽 진입 게이트 기준으로 기존 게이트 시스템에서는 최대 17대의 트럭 대기와 34분의 대기 시간이 발생하였으나, 신규 게이트 시스템에서는 최대 10대의 트럭 대기와 5.3분의 대기 시간이 소요되었다. 서쪽 진출 게이트 기준으로 기존 게이트 시스템에서는 최대 11대의 트럭 대기와 5.5분의 대기 시간이 발생하였으나, 신규 게이트 시스템에서는 최대 9대의 트럭 대기와 4.4분의 대기 시간이 소요되었다. 본 개발 모델을 통하여 각 게이트의 트럭당 진출입 처리 시간에 따라 어느 정도의 트럭 대기가 발생하는지를 파악할 수 있게 되었다. 또한, 각 게이트에서 트럭 진출입에 따른 트럭당 처리 시간을 여러 시나리오별로 시뮬레이션하여 트럭의 대기가 발생되지 않는 최적 게이트 시스템의 운영 기준을 찾는데 활용될 수 있다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1999년도 하계학술대회 논문집 D
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• pp.1809-1811
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• 1999

In recent years, attempts have been made to greatly improve the display quality of active-matrix liquid crystal display devices, and many techniques have been proposed to solve such problems as gate delay, feed-through voltage and image sticking. Gate delay is one of the biggest limiting factors for large-screen-size, high-resolution thin-film transistor liquid crystal display (TFT/LCD) design. Many driving method proposed for TFT/LCD progress. Thus we developed gate driving signal generator. Since Pixel-Design Array Simulation Tool (PDAST) can simulate the gate, data and pixel voltages of a certain pixel on TFT array at any time and at any location on an array, the effect of the driving signals of gate lines on the pixel operations can be effectively analyzed.