• 제목/요약/키워드: Flip-Chip Bonding

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A New COG Technique Using Solder Bumps for Flat Panel Display

  • Lee, Min-Seok;Kang, Un-Byoung;Kim, Young-Ho
    • 한국정보디스플레이학회:학술대회논문집
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    • 한국정보디스플레이학회 2003년도 International Meeting on Information Display
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    • pp.1005-1008
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    • 2003
  • We report a new FCOG (flip chip on glass) technique using solder bumps for display packaging applications. The In and Sn solder bumps of 40 ${\mu}m$ pitches were formed on Si and glass substrate. The In and Sn bumps were bonded at 125 at the pressure of 3 mN/bump. The metallurgical bonding was confirmed using cross-sectional SEM. The contact resistance of the solder joint was 65 $m{\Omega}$ which was much lower than that of the joint made using the conventional ACF bonding technique. We demonstrate that the new COG technique using solder bump to bump direct bonding can be applied to advanced LCDs that lead to require higher quality, better resolution, and lower power consumption.

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Cu 머쉬룸 범프를 적용한 플립칩 접속부의 접속저항 (Contact Resistance of the Flip-Chip Joints Processed with Cu Mushroom Bumps)

  • 박선희;오태성
    • 마이크로전자및패키징학회지
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    • 제15권3호
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    • pp.9-17
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    • 2008
  • 전기도금법으로 Cu 머쉬룸 범프를 형성하고 Sn 기판 패드에 플립칩 본딩하여 Cu 머쉬룸 범프 접속부를 형성하였으며, 이의 접속저항을 Sn planar 범프 접속부와 비교하였다. $19.1\sim95.2$ MPa 범위의 본딩응력으로 형성한 Cu머쉬룸 범프 접속부는 $15m\Omega$/bump의 평균 접속저항을 나타내었다. Cu머쉬룸 범프 접속부는 Sn planar범프 접속부에 비해 더 우수한 접속저항 특성을 나타내었다. 캡 표면에 $1{\sim}w4{\mu}m$ 두께의 Sn 코팅층을 전기도금한 Cu 머쉬룸 범프 접속부의 접속저항은 Sn 코팅층의 두께에 무관하였으나 캡 표면의 Sn코팅층을 리플로우 처리한 Cu머쉬룸 범프 접속부에서는 접속저항이 Sn 코팅층의 두께와 리플로우 시간에 크게 의존하였다.

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Development of New COG Technique Using Eutectic Bi-Sn and In-Ag Solder Bumps for Flat Panel Display

  • Kang, Un-Byoung;Kim, Young-Ho
    • 한국정보디스플레이학회:학술대회논문집
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    • 한국정보디스플레이학회 2002년도 International Meeting on Information Display
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    • pp.270-274
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    • 2002
  • We have developed a new COG technique using flip chip solder joining technology for excellent resolution and high quality LCD panels. Using the eutectic Bi-Sn and the eutectic In-Ag solder bumps of 50-80 ${\mu}m$ pitch sizes, a ultrafine interconnection between IC and glass substrate was successfully made at or below $160^{\circ}C$. The contact resistance and reliability of Bi-Sn solder joint showed the superiority over the conventional ACF bonding.

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초 박형 실리콘 칩을 이용한 유연 패키징 기술 및 집적 회로 삽입형 패키징 기술 (Flexible and Embedded Packaging of Thinned Silicon Chip)

  • 이태희;신규호;김용준
    • 마이크로전자및패키징학회지
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    • 제11권1호
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    • pp.29-36
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    • 2004
  • 초 박형 실리콘 칩을 이용하여 실리콘 칩들을 포함한 모듈 전체가 굽힘이 자유로운 유연 패키징 기술을 구현하였으며 bending test와 FEA를 통해 초 박형 실리콘 칩의 기계적 거동을 살펴보았다. 초박형 실리콘 칩(t<30$\mu\textrm{m}$)은 표면손상의 가능성을 배제하기 위해 KOH및 TMAH둥을 이용한 화학적 thinning 방법을 이용하여 제작되었으며 열압착 방식에 의해 $Kapton^{Kapton}$에 바로 실장 되었다. 실리콘칩과 $Kapton^\circledR$ 기판간의 단차가 적기 때문에 전기도금 방식으로 전기적 결선을 이를 수 있었다. 이러한 방식의 패키징은 이러한 공정은 flip chip 공정에 비해 공정 간단하고 wire 본딩과 달리 표면 단차 적어서 연성회로 기판을 비롯한 인쇄회로기판의 표면뿐만 아니라 기판 자체에 삽입이 가능하여 패키징 밀도 증가를 기대할 수 있으며 실질적인 실장 가능면적을 극대화 할 수 있다.

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Ultra-Wide-Band (UWB) Band-Pass-Filter for Wireless Applications from Silicon Integrated Passive Device (IPD) Technology

  • Lee, Yong-Taek;Liu, Kai;Frye, Robert;Kim, Hyun-Tai;Kim, Gwang;Aho, Billy
    • 마이크로전자및패키징학회지
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    • 제18권1호
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    • pp.41-47
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    • 2011
  • Currently, there is widespread adoption of silicon-based technologies for the implementation of radio frequency (RF) integrated passive devices (IPDs) because of their low-cost, small footprint and high performance. Also, the need for high speed data transmission and reception coupled with the ever increasing demand for mobility in consumer devices has generated a great interest in low cost devices with smaller form-factors. The UWB BPF makes use of lumped IPD technology on a silicon substrate CSMP (Chip Scale Module Package). In this paper, this filter shows 2.0 dB insertion loss and 15 dB return loss from 7.0 GHz to 9.0 GHz. To the best of our knowledge, the UWB band-pass-filter developed in this paper has the smallest size ($1.4\;mm{\times}1.2\;mm{\times}0.40\;mm$) while achieving equivalent electrical performance.

Flip Chip의 Solder Bump 형성을 위한 Ni/Au 무전해 도금 공정 연구 (Ni/Au Electroless Plating for Solder Bump Formation in Flip Chip)

  • 조민교;오무형;이원해;박종완
    • 한국재료학회지
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    • 제6권7호
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    • pp.700-708
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    • 1996
  • Flip chip bonding에 무전해도금기술을 적용하여 solder bumper형성의 최적 조건을 규명하였다. 시편은 AI 패턴된 4 inch Si 웨이퍼를 사용하고, 활성화 처리시 zincate 용액을 사용하였으며, 무전해 도금은 Ni-P 도금액고 Au immersion 용액을 사용하였다. 활성화 물질의 AI 침식정도 및 Zn 석출 정도를 알아보기 위하여 EDS측정을 하였고, 각 공전에서의 표면형상을 알아보기 위해 SEM 분석을 하였다. 열처리 후 금도금층의 주 결정성장 방향은 XRD를 이용하여 측정하였다. 산처리에서 질산과 황산 중 질산에 의한 산화막제거 정도가 더 우수하게 나타났다. 활성화 처리시 zincate 용액을 희석시킬수록 입자 크기가 미세해 지고, 활성화 물질은 pH 13-13.5, 상온, 농도 15-25%의조건에서 크기가 작은 Zn 활성화 물질이 균일하게 분포하였다. Ni과 Auan전해도금 속도는 온도와 pH가 증가할수록 증가하였다. Ni 무전해 도금 조건은 pH 4.5, 온도 $90^{\circ}C$, 시간 20분이며, Au 무전해 도금조건은 pH7, 온도 $80^{\circ}C$, 시간 10분이었다. 상온에서 $400^{\circ}C$까지 30분동안 열처리 한 후 금도금막의 결정 방향은 pH 7, 온도 $80^{\circ}C$, 시간 10분이었다. 상온에서 $400^{\circ}C$까지 30분 동안 열처리 한 후 금도금막의 결정 방향은 pH 7에서 (111), pH 9에서는 (200)과 (111)이 주 peak로 나타났으며, 열처리에 의한 결정 방향의 변화는 없었다. 전체 공정에서 최종적인 표면 형상에 영향을 주는 단계는 활성화 처리로서 flip chip의 bonding layer형성에 가장 중요한 요소임을 알 수 있었다.보다 자생지(自生地)에서 높은 함량(含量)을 보였다. 5. 무기성분함양(無機成分含量)의 차이(差異)는 K의 경우(境遇) 자생지(自生地)에서 보다 재배지(栽培地)에서 평균적(平均的)으로 10배이상(倍以上) 정도(程度) 높은 함량(含量)의 차이(差異)를 보였으나 Mn, Zn, Na, Cu 등(等)은 일정(一定)한 경향(傾向)을 보이지 않는 것으로 나타났다. 6. 유리(遊離) 아미노산(酸)의 함량(含量)은 자생지(自生地은)보다 재배지(栽培地)에서 전반적(全般的)으로 높은 함량(含量)을 나타내었고, 특(特)히 Arginine은 다른 성분(成分)들과 비교(比較)해 볼 때 가장 높은 조성(組成)의 차이(差異)를 나타내었다. 7. 야생(野生)더덕과 재배(栽培)더덕의 정유성분수율(精油成分收率)은 자생지재배(自生地栽培)에서는 모두 0.004% 였고 재배지(栽培地)에서는 야생(野生)더덕이 0.005%였다. 8. 더덕의 재배장소(栽培場所)에 따른 향기성분(香氣成分)은 총(總) 21종(種)이었으며 自生地(自生地)에서 야생(野生)더덕은 16종(種), 재배(栽培)더덕은 18종(種)이었고, 재배지(栽培地)에서 야생(野生) 더덕은 14종(種), 재배(栽培)더덕은 20(種)이었다. 9. Trans-2-hexanol은 야생(野生)더덕의 자생지(自生地) 재배(栽培)에서 피이크 면적(面積) 당(當) 50.3%, 재배지(栽培地)에서 피이크 면적(面積) 당(當) 43.3%를 보였으며 amylalcohol, furfuryl acetate, 2-methoxy-4-vinyl phenol(MVP)는 재배(栽培)더덕에서만 확인(確認)되었다.는 KI, BMI와 유의적인 양의 상관관계를 보였고 (p<0.01), HCL-C은 비체중, BMI, LBM, TBM와 유의적인 음의 상관관계를 보였으며, (p<0.01), KI, SBP와도 음의 상관관계를 보였다. (p<0.05), LCL-C는 KI와 유의적이인 양의

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