• 한국광학회지
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• 제10권6호
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• pp.500-506
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• 1999

레이저 다이오드와 수신광검출기가 집적된 소자를 V-홈을 가진 실리콘 광학벤치에 flip-chip 본딩하고, 경사면을 가진 하나의 단일모드 광섬유와 수동정렬하는 방법을 사용하여 가입자망을 위한 저가의 양방향 송수신 모듈을 설계, 제작하였다. 광섬유의 단면 경사각에 따른 송신광결합 효율과 수신광결합 효율사이의 병목점을 찾기 위해 Gaussian빔 모델을 사용하여 수평정렬거리, 광섬유 단면 경사각, 수직정렬오차등의 변수에 따른 광결합계수를 계산함으로써, 최적의 광정렬조건을 예측하였다. 또한 실리콘 광학벤치에서 광결합효율을 측정하여 광섬유의 수직정렬오차에 따른 광결합계수의 감소가 광섬유의 경사각에 의해 보상될 수 있다는 계산결과의 타당함을 확인하였다. 실제의 sub-module 제작 및 광결합 실험에서 송신빔이 광섬유 단면에 반사되어 PD로 입사되는 것을 최소화하기 위하여 광섬유 단면을 경사절두원추형으로 제작함으로써 PD의 수신 잡음을 $30mu$m 이상의 정렬거리에서 -35dB이하로 유지할 수 있었다. 같은 조건에서 단면 경사각이 $12^{\circ}$인 광섬유에 의해 -12.1dB의 송신출력과 0.2A/W의 responsivity를 얻을 수 있었다.

• 한국마이크로전자및패키징학회:학술대회논문집
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• 한국마이크로전자및패키징학회 2001년도 추계 기술심포지움
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• pp.129-133
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• 2001

In this paper, hermetic sealing was studied fur wafer level packaging of the MEMS devices. With the flip-chip bonding method, this B-stage epoxy sealing will be profit to MEMS device sealing and further more RF-MEMS device sealing. B-stage epoxy can be cured 2-step and hermetic sealing can be obtained. After defining $500{\mu}{\textrm}{m}$-width seal-lines on the glass cap substrate by screen printing, it was pre-baked at $90^{\circ}C$ for about 30 minutes. It was then aligned and bonded with device substrate followed by post-baked at $175^{\circ}C$ for about 30 minutes. By using this 2-step baking characteristic, the width and the height of the seal-line were maintained during the sealing process. The height of the seal-line was controlled within $\pm0.6${\mu}{\textrm}{m}$ and the strength was measured to about 20MPa by pull test. The leak rate of the epoxy was about $10^7$ cc/sec from the leak test.

• 마이크로전자및패키징학회지
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• 제19권4호
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• pp.45-50
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• 2012

A family of multi-die DRAM packages was developed that incorporate the full functionality of an SODIMM into a single package. Using a common ball assignment analogous to the edge connector of an SODIMM, a broad range of memory types and assembly structures are supported in this new package. In particular DDR3U, LPDDR3 and DDR4RS are all supported. The center-bonded DRAM use face-down wirebond assembly, while the peripherybonded LPDDR3 use the face-up configuration. Flip chip assembly as well as TSV stacked memory is also supported in this new technology. For the center-bonded devices (DDR3, DDR4 and LPDDR3 ${\times}16$ die) and for the face up wirebonded ${\times}32$ LPDDR3 devices, a simple manufacturing flow is used: all die are placed on the strip in a single machine insertion and are sourced from a single wafer. Wirebonding is also a single insertion operation: all die on a strip are wirebonded at the same time. Because the locations of the power signals is unchanged for these different types of memories, a single consolidated set of test hardware can be used for testing and burn-in for all three memory types.

• 마이크로전자및패키징학회지
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• 제20권4호
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• pp.65-68
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• 2013

A novel bumping process using solder bump maker (SBM) is developed for fine-pitch flip chip bonding. It features maskless screen printing process. A selective solder bumping mechanism without the mask is based on the material design of SBM. Maskless screen printing process can implement easily a fine-pitch, low-cost, and lead-free solder-on-pad (SoP) technology. Its another advantage is ternary or quaternary lead-free SoP can be formed easily. The process includes two main steps: one is the thermally activated aggregation of solder powder on the metal pads on a substrate and the other is the reflow of the deposited powder on the pads. Only a small quantity of solder powder adjacent to the pads can join the first step, so a quite uniform SoP array on the substrate can be easily obtained regardless of the pad configurations. Through this process, an SoP array on an organic substrate with a pitch of 130 ${\mu}m$ is, successfully, formed.

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송∙미디어공학회 2017년도 추계학술대회
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• pp.144-145
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• 2017

최근 전자 기기의 크기가 줄어들고 PCB의 사이즈와 반도체 패키지의 크기가 소형화되어 플립 칩 본딩(Flip chip bonding) 기술을 적용한 반도체 패키지 방식이 점점 늘어나고 있다. 이에 따라 PCB와 반도체 칩 사이를 연결하기 위해 응용되던 BGA(Ball Grid Array)에 핀 배열 대신 사용되는 범프(Bump)를 50um 이내의 초미세 범프로 만들어 일정한 배열을 유지하는 것이 중요하다. 또한 초미세 범프의 모양과 품질이 패키지 수율과 밀접하게 연관되기 때문에 이를 검사할 수 있는 기술이 필수적이다. 이에 본 논문은 초미세 범프측정을 할 수 있는 시스템 개발을 위한 측정 대상의 특징과 사용할 수 있는 광학계를 분석하였고, 획득된 영상을 가지고 딥러닝을 적용하여 정확하게 불량여부를 판별할 수 있는 초미세 범프 측정 시스템을 고안하였다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2003년도 춘계학술대회 논문집 센서 박막재료 반도체 세라믹
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• pp.204-207
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• 2003

The flip chip bonding utilizing self-aligning characteristic of solder becomes mandatory to meet to tolerances for the optical device. In this paper, a parametric study of aging condition and pad size of sample was conducted. A TiW/Cu UBM structure was adopted and sample was aging treated to analyze the effect of intermetallic compound with time variation. After aging treatment, the tendency to decrease in shear strength was measured and the structure of the fine joint area was observed by using SEM, TEM and EDS. In result, the shear strength was decreased of about 20% in the $100{\mu}m$ sample at $170^{\circ}C$ aging compared with the maximum shear strength of same pad size sample. In the case of the $120^{\circ}C$ aging treatment, 17% of decrease in shear strength was measured at the $100{\mu}m$ pad size sample. Also, intremetallic compound of $Cu_6Sn_5$ and $Cu_3Sn$ were observed through the TEM measurement by using an FIB technique that is very useful to prepare TEM thin foil specimens from the solder joint interface.

• 마이크로전자및패키징학회지
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• 제26권2호
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• pp.31-43
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• 2019

본 연구에서는 유연한 접속부를 갖는 유연전자 패키지 플립칩 접속을 위해 폴리머 탄성범프를 제작하였으며, 범프의 온도 및 하중에 따른 폴리머 탄성 범프의 점탄성 및 점소성 거동을 해석 및 실험적으로 분석하고 비교 평가하였다. 폴리머 탄성 범프는 하중에 의한 변형이 용이하여 범프 높이 평탄도 오차의 보정이 용이할 뿐만 아니라 소자가 형성된 칩에 가해지는 응력 집중이 감소하는 것을 확인하였다. 폴리머 탄성 범프의 과도한 변형에 따른 Au Metal Cap Crack 현상을 보완하여 $200{\mu}m$ 직경의 Spiral Cap Type, Spoke Cap type 폴리머 탄성 범프 형성 기술을 개발하였다. 제안된 Spoke Cap, Spiral Cap 폴리머 탄성 범프는 폴리머 범프 전체를 금속 배선이 덮고 있는 Metal Cap 범프에 비해 범프 변형에 의한 응력 발생이 적음을 확인할 수 있으며 이는 폴리머 범프 위의 금속 배선이 부분적으로 패터닝되어 있어 쉽게 변형될 수 있는 구조이므로 응력이 완화되는데 기인하는 것으로 판단된다. Spoke cap type 범프는 패드 접촉부와 전기적 접속을 하는 금속 배선 면적이 Spiral Cap type 범프에 비해 넓어 접촉 저항을 유지하면서 동시에 금속 배선에 응력 집중이 가장 낮은 결과를 확인하였다.

• 반도체디스플레이기술학회지
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• 제17권4호
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• pp.42-45
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• 2018

As The semiconductor decrease from 10 nanometer to 7 nanometer, It is suggested that "More than Moore" is needed to follow Moore's Law, which has been a guide for the semiconductor industry. Fan-Out Wafer Level Package(FOWLP) is considered as the key to "More than Moore" to lead the next generation in semiconductors, and the reasons are as follows. the fan-out WLP does not require a substrate, unlike conventional wire bonding and flip-chip bonding packages. As a result, the thickness of the package reduces, and the interconnection becomes shorter. It is easy to increase the number of I / Os and apply it to the multi-layered 3D package. However, FOWLP has many issues that need to be resolved in order for mass production to become feasible. One of the most critical problem is the warpage problem in a process. Due to the nature of the FOWLP structure, the RDL is wired to multiple layers. The warpage problem arises when a new RDL layer is created. It occurs because the solder ball reflow process is exposed to high temperatures for long periods of time, which may cause cracks inside the package. For this reason, we have studied warpage in the FOWLP structure using commercial simulation software through the implementation of the reflow process. Simulation was performed to reproduce the experiment of products of molding compound company. Young's modulus and poisson's ratio were found to be influenced by the order of influence of the factors affecting the distortion. We confirmed that the lower young's modulus and poisson's ratio, the lower warpage.

• 대한전자공학회논문지SD
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• 제43권11호
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• pp.8-13
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• 2006

최근 RF용 탄성표면파 필터는 HTCC 패키지를 이용한 칩스케일 패키지 공법으로 제작되고 있다. 본 연구에서는 HTCC 패키지를 이용하는 대신에 BT 레진 계열의 PCB 기판을 이용하여 $1.4{\times}1.1$과 $2.0{\times}1.4mm$ 규격을 가지는 새로운 SAW RF 필터를 개발하였다. 본 기술을 적용하여 기존대비 약 40% 이상의 재료비 절감효과를 얻을 수 있다. 다층 PCB 기판과 $LiTaO_3$ 탄성표면파 기간간의 플립 본딩 조건을 최적화하였고, 적절한 PCB 재료선정을 통하여 PCB 기판 및 에폭시 라미네이팅 필름간의 열팽창계수 차이로 인해 발생하는 응력을 최소화시켰다. 이렇게 개발된 탄성표면파 필터는 기존의 제품에 비해 신뢰성 및 전기적 특성면에서 향상된 특성을 보였다.

• 마이크로전자및패키징학회지
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• 제23권2호
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• pp.79-84
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• 2016

유연전자소자가 외부힘에 의해 변형될 경우 반도체 다이가 기계적 응력 때문에 변형되거나 파괴되고 이러한 변형이나 파괴는 channel의 전자이동도를 변화시키거나 배선의 저항을 증가시켜 집적회로의 동작 오류를 발생시킨다. 따라서 반도체 집적회로는 굽힘 변형이 발생해도 기계적 응력이 발생하지 않는 중립축에 위치하는 것이 바람직하다. 본 연구에서는 굽힘변형을 하는 flip-chip 접합공정이 적용된 face-down flexible packaging system에서 중립축의 위치와 파괴 모드를 조사하였고 반도체 집적회로와 집중응력이 발생한 곳의 응력을 감소시킬 수 있는 방법을 제시하였다. 이를 위해, 설계인자로 유연기판의 두께 및 소재, 반도체 다이의 두께를 고려하였고 설계인자가 중립축의 위치에 미치는 영향을 조사한 결과 유연기판의 두께가 중립축의 위치를 조절하는데 유용한 설계인자임을 알 수 있었다. 3차원 모델을 이용한 유한요소해석 결과 반도체 다이와 유연기판 사이의 Cu bump 접합부에서 항복응력보다 높은 응력이 인가될 수 있음을 확인하였다. 마지막으로 flexible face-down packaging system에서 반도체 다이와 Cu bump 의 응력을 감소시킬 수 있는 설계 방법을 제안하였다.