• Journal of Power Electronics
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• 제14권3호
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• pp.488-498
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• 2014

This paper presents an implementation of selective harmonic elimination (SHE) modulation for a single-phase 13-level transistor-clamped H-bridge (TCHB) based cascaded multilevel inverter. To determine the optimum switching angle of the SHE equations, the Newton-Raphson method is used in solving the transcendental equation describing the fundamental and harmonic components. The proposed SHE scheme used the relationship between the angles and a sinusoidal reference waveform based on voltage-angle equal criteria. The proposed SHE scheme is evaluated through simulation and experimental results. The digital modulator based-SHE scheme using a field-programmable gate array (FPGA) is described and has been implemented on an Altera DE2 board. The proposed SHE is efficient in eliminating the $3^{rd}$, $5^{th}$, $7^{th}$, $9^{th}$ and $11^{th}$ order harmonics, which validates the analytical results. From the results, it can be seen that the adopted 13-level inverter produces a higher quality with a better harmonic profile and sinusoidal shape of the stepped output waveform.

• 실천공학교육논문지
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• 제6권2호
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• pp.91-97
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• 2014

FPGA를 이용해서 다양한 멀티미디어 데이터 처리가 가능한 교육장비를 소개한다. 이 장비를 이용해서 영상인식 기반의 하드웨어 설계의 한 사례를 소개하고 그 설계를 기반으로 "FPGA를 이용한 디지털시스템 설계" 교과목의 교육 가능한 사례를 소개한다. 학생들에 의해서 새롭게 설계한 하드웨어를 본 FPGA를 이용해서 하드웨어 장비에 적용시키는 능력을 배양할 수 있고, 또한 개념 설계, 부분설계, 상세설계를 통해서 FPGA 기반 하드웨어의 창의적 종합설계 능력을 키울 수 있다. 그리고 오디오 코덱을 제어하는 부분은 FPGA내에 있는 소프트 마이크로프로세서인 NIOS II를 이용해서 한 칩에 디지털 하드웨어와 마이크로컨트롤러를 결합한 SOC 설계 능력을 키울 수 있다. 또한, 무선통신, Labivew와 FPGA 설계 능력을 결합하는 적용능력도 키울 수 있다.

• 전력전자학회논문지
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• 제12권4호
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• pp.339-345
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• 2007

본 논문에서는 FPGA(Field Programmable Gate Array) 기반의 전류 제어기를 설계하고 구현하였다. 기존의 DSP(Digital Signal Processor) 기반의 전류 제어기는 알고리즘 연산으로 인해 일반적으로 한 샘플링의 디지털 시지연이 발생한다. 반면에, FPGA 기반의 전류제어기는 FPGA의 높은 연산 능력을 이용하여, 알고리즘 연산에 필요한 시지연을 감소시킬 수 있다. 이로 인해 시지연이 물리적으로 줄기 때문에, 어떠한 시지연 보상 알고리즘 없이 전류 제어기의 대역폭을 향상시킬 수 있다. 구현된 FPGA 기반 전류 제어기의 성능은 실험을 통해 검증되었다.

• 전기전자학회논문지
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• 제23권3호
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• pp.925-933
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• 2019

본 논문에서는 Zynq Soc Platform의 부분 재구성 기능을 사용하여 영상 압축으로 생성된 blocking artifacts를 제거하는 후처리 시스템을 설계한다. 높은 연산량을 제공하고 실시간으로 1080p 영상을 처리하도록 부분 재구성이 가능한 FPGA(Field Programmable Gate Array) 영역에 디블로킹 필터를 구현한다. 또한 부분적으로 재구성 가능한 영역을 활용하여 제한된 환경의 임베디드 시스템에서 하드웨어 리소스를 보다 효율적으로 사용할 수 있다. 제안된 시스템의 실험결과는 디블로킹 필터처리 후 약 0.6dB의 PSNR 향상을 보여준다. Zynq SoC에서 구현된 필터가 동작할 때 68.33mW의 전력을 소모한다.

• 한국인터넷방송통신학회논문지
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• 제21권4호
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• pp.43-49
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• 2021

소형 적외선영상 호밍시스템은 지상의 표적에 대하여 주야간 적외선 영상처리를 통하여 표적을 식별하고 주요 표적에 대하여 표적을 탐색, 탐지하여 추적하는 적외선 영상센서를 보유한 추적시스템이다. 본 논문에서는 지상의 표적을 주야간 적외선 영상을 통하여 표적 정보를 획득하여 실시간 영상처리를 통하여 표적을 식별하기 위한 고속의 CPU와 FPGA(Field Programmable Gate Array)가 탑재된 보드 개발의 내용을 설명한다. CPU, FPGA 선정과 영상신호처리를 위한 CPU-FPGA 결합 아키텍처에 대하여 제안하고 또한 김발구조의 적외선센서를 제어하기 위한 FPGA를 활용에 대하여 설명한다.

• 한국항해항만학회:학술대회논문집
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• 한국항해항만학회 2022년도 추계학술대회
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• pp.332-333
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• 2022

최근 미국에서는 민간 우주개발업체인 스페이스 x가 스타링크 사업을 통해 2031년까지 저궤도 위성 42000개를 띄울 계획을 발표하였으며, 현재까지는 900여개의 위성을 발사하였다. 구체적으로는 Ku 대역과 ka 대역을 갖는 위성을 운용할 계획이며 광대역 신호의 전송을 위해 V 대역을 갖는 7518개 위성을 고도 340 km에 발사할 계획이다. 따라서, 원양에서도 무선통신이 가능하게 되며, 저궤도 위성을 이용한 다양한 솔루션이 제공될 계획이다. 본 연구에서는 디지털 통신 시스템과 모터 제어 시스템을 FPGA 칩 내부에 구현하여 이를 선박무선 통신 시스템에 적용하고자 한다.

• ETRI Journal
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• 제46권3호
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• pp.485-500
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• 2024

A hardware architecture is presented to decode (N, K) polar codes based on a low-density parity-check code-like decoding method. By applying suitable pruning techniques to the dense graph of the polar code, the decoder architectures are optimized using fewer check nodes (CN) and variable nodes (VN). Pipelining is introduced in the CN and VN architectures, reducing the critical path delay. Latency is reduced further by a fully parallelized, single-stage architecture compared with the log N stages in the conventional belief propagation (BP) decoder. The designed decoder for short-to-intermediate code lengths was implemented using the Virtex-7 field-programmable gate array (FPGA). It achieved a throughput of 2.44 Gbps, which is four times and 1.4 times higher than those of the fast-simplified successive cancellation and combinational decoders, respectively. The proposed decoder for the (1024, 512) polar code yielded a negligible bit error rate of 10^-4 at 2.7 E_b/N_o (dB). It converged faster than the BP decoding scheme on a dense parity-check matrix. Moreover, the proposed decoder is also implemented using the Xilinx ultra-scale FPGA and verified with the fifth generation new radio physical downlink control channel specification. The superior error-correcting performance and better hardware efficiency makes our decoder a suitable alternative to the successive cancellation list decoders used in 5G wireless communication.

• 정보과학회 논문지
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• 제43권5호
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• pp.569-578
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• 2016

PLC (Programmable Logic Controller)는 원자력 발전소의 디지털 제어시스템의 개발을 위해 널리 사용되어왔지만 복잡성의 증가와 유지보수 비용 등의 문제로 인해 FPGA (Field Programmable Gate Array) 기반 제어시스템이 대안으로 떠오르고 있다. 하지만 PLC 개발자가 FPGA 기반 제어시스템을 개발하기 위해서는 FPGA 개발을 위한 언어를 사용해야 하고 기존의 PLC 개발에서 획득한 노하우 및 지식의 재사용을 어렵게 만든다는 등의 문제가 발생한다. 본 논문에서는 이와 같은 문제를 해결하기 위해서 PLC 소프트웨어 개발을 위한 언어 중 하나인 FBD (Function Block Diagram)를 FPGA 개발을 위한 하드웨어 기술 언어 중 하나인 VHDL로의 자동 변환을 위한 방법과 이를 기반으로 개발한 자동 변환 도구인 FBDtoVHDL을 소개한다. 본 연구에서 소개하는 FBDtoVHDL 도구를 사용하여 FBD를 VHDL로 자동 변환함으로써 PLC 개발자는 하드웨어 기술 언어에 대한 지식이 없이도 FPGA 개발하는 것이 가능하다.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제11권5호
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• pp.2680-2700
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• 2017

Finite field arithmetic over GF($2^m$) is used in a variety of applications such as cryptography, coding theory, computer algebra. It is mainly used in various cryptographic algorithms such as the Elliptic Curve Cryptography (ECC), Advanced Encryption Standard (AES), Twofish etc. The multiplication in a finite field is considered as highly complex and resource consuming operation in such applications. Many algorithms and architectures are proposed in the literature to obtain efficient multiplication operation in both hardware and software. In this paper, a modified serial multiplication algorithm with interleaved modular reduction is proposed, which allows for an efficient realization of a sequential polynomial basis multiplier. The proposed sequential multiplier supports multiplication of any two arbitrary finite field elements over GF($2^m$) for generic irreducible polynomials, therefore made versatile. Estimation of area and time complexities of the proposed sequential multiplier is performed and comparison with existing sequential multipliers is presented. The proposed sequential multiplier achieves 50% reduction in area-delay product over the best of existing sequential multipliers for m = 163, indicating an efficient design in terms of both area and delay. The Application Specific Integrated Circuit (ASIC) and the Field Programmable Gate Array (FPGA) implementation results indicate a significantly less power-delay and area-delay products of the proposed sequential multiplier over existing multipliers.

• 실천공학교육논문지
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• 제8권2호
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• pp.111-120
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• 2016

여러 가지 센서를 이용한 IOT(Internet Of Thing) 시스템의 FPGA 설계용 교육장비를 소개한다. 센서들은 다양한 출력 방식을 가지고 있어서 출력 방식에 따른 센서 인터페이스 컨트롤러를 FPGA 상에서 설계가 필요하다. 본 장비는 아날로그 출력인 경우에 FPGA(Field Programmable Gate Array)내에 있는 ADC(Analog-to-Digital Converter) 방식과 디지털 출력인 경우에 $I^2C$(Inter-Integrated Circuit), SPI(Serial Peripheral Interface Bus) 통신방식 및 GPIO(General-Purpose Input/Output)를 통해 사용한 방식에 따른 여러 가지 센서 인터페이스 컨트롤러의 설계가 가능하다. 이미지 센서를 이용해서 영상 처리 하드웨어 설계가 가능하고 더불어 영상 및 영상처리 결과를 모니터에 출력하는 VGA(Video Graphics Array) 컨트롤러 설계도 가능하다. 본 장비는 유,무선 네트워크에 통신이 가능한 IOT 시스템을 위해서 한 칩에 디지털 하드웨어와 Linux System을 결합한SOC(System on Chip) 설계가 가능하다. 이 장비를 이용해서 "이미지센서 기반의 하드웨어 설계와 가속도센서 기반의 하드웨어 설계"의 사례를 소개하고 그 설계를 기반으로 "FPGA를 이용한 디지털시스템 설계" 교과목의 교육 가능한 사례를 소개한다. 학생들에 의해서 새롭게 설계한 하드웨어를 본 FPGA를 이용해서 하드웨어 장비에 적용시키는 능력을 배양할 수 있고, 또한 개념설계, 부분설계, 상세설계를 통해서 FPGA 기반 하드웨어의 창의적 종합설계 능력을 키울 수 있다.