• 한국정보통신학회논문지
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• 제11권12호
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• pp.2306-2310
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• 2007

본 논문은 FPGA 기술 매핑을 위한 소모 전력을 고려한 재사용 모듈 생성 알고리즘을 제안한다. 제안한 알고리즘은 FPGA 기술 매핑을 위해 사용되는 재사용 모듈에 대해 소모 전력을 고려하여 RT 라이브러리를 생성하는 알고리즘이다. 소모 전력 계산을 위해 회로를 구현하고자 하는 FPGA를 선정한다. 선정된 FPGA를 구성하고 있는 LUT의 조건을 고려하여 전체 소모 전력이 최소가 되도록 기술 매핑을 수행한다. 이러한 정보를 이용하여 할당된 결과의 모듈들 중에서 주어진 소모 전력에 맞는 모듈을 선정하여 회로를 구현한다.

• 한국정보통신학회논문지
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• 제13권9호
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• pp.1851-1857
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• 2009

본 논문은 소모 전력 계산을 위해 회로를 구현하고자 FPGA 기술 매핑을 위한 소모 전력을 고려한 재사용 모듈 생성 알고리즘을 제안한다. 제안한 알고리즘은 FPGA 기술 매핑을 위해 사용되는 재사용 모듈에 대해 소모 전력을 고려하여 RT 라이브러리를 생성하는 알고리즘이다. 소모 전력 계산을 위해 회로를 구현하고자 하는 FPGA를 선정한다. 선정된 FPGA를 구성하고 있는 LUT의 조건을 고려하여 전체 소모 전력이 최소가 되도록 기술 매핑을 수행한다. 이러한 정보를 이용하여 할당된 결과의 모듈들 중에서 주어진 소모 전력에 맞는 모듈을 선정하여 회로를 구현한다.

• 한국지능시스템학회논문지
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• 제9권6호
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• pp.634-643
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• 1999

본 논문은 재구성 가능한 FPGA 시스템 상에 퍼지 제어기의 구현 방안을 다룬다. 제안한 구현 방안은 퍼지 제어기를 시간적으로 독립적인 여러모듈로 분할 하여 이들을 미리 독립적으로구현하여 둔다음 각 시점에서 원하는 모듈을 불러 사용하는 실행 시점(run-time)재구성 방법으로 하나의 FPGA가 갖는 셀 직접도의 제약으로 인해 하나의 FPGA 칩상에 전체 퍼지 제어기를 구현하기가 불가능한 경우에 효과적으로 이용될수 있다. 이를 위해 퍼지 제어기의 각 모듈은 VHDL언어로 기술되어 FPGA 컴파일러에 의해 합성된후 Xilinx사의 Xact 장비에 의해 최적화 및 배치 배선이 수행되어 FPGA상에 eidnsfhem 가능한 하드웨어 객체(hardware object)상태로만들어진다. 이후 퍼지 제어기를 구현하기 위해서는 각시점에 원하는 무듈의 하드웨어 객체를 불러 FPGA를 재구성한다, 트럭 후진 주차제어용 퍼지 제어기를 제안한 실행 시간 재구성법에 의해 직접 구현하여 제어 동작 상태를 테스트해 봄으로서 제안한 퍼지 제어기 구현 방법의 타당성을 확인하였다.

• 반도체디스플레이기술학회지
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• 제12권4호
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• pp.27-32
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• 2013

In this paper, the boost converter was implemented by digital control in many applications of the step-up. The PWM(pulse width modulation) control module of boost converter was digitized at power converter using the FPGA device and VHDL. The boost converter was designed to output a fixed voltage through the PI control algorithm of the PWM control module even if input voltage and output load are variable. The boost converter was digitized can be simplified by reducing the size of the module and the external control components. Thus, the digital power IC has advantageous for weight reduction and miniaturization of electronic products because it can be controlled remotely by setting the desired output voltage and PWM control module. The boost converter using the digital power IC was confirmed through experiments and the good performances were showed from experiment results.

• 한국멀티미디어학회논문지
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• 제20권11호
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• pp.1803-1810
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• 2017

A large amount of processing time is required if the process of detecting the touch position on the touch screen and displaying it on the display panel is performed only by software. In this paper, we propose a method to output information touched on the screen using H/W method in order to improve the response speed delay. In the FPGA module designed for the HDMI signal output to the display module, the touch information is input to the serial data signal including touch coordinate information, point size, and color information. Then the module render the image using HDMI signal input to the module and the touch information. This method has a pipeline structure so it has effect of reducing the delay time that occurs in outputting the touch information compared with the conventional software processing method.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2005년도 전력전자학술대회 논문집
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• pp.254-256
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• 2005

This paper describes a design of a vector control module for AC motor using high density FPGA. In the proposed vector controller, the vector control blocks including inverse dq transform, space vector PWM and quadrature encoder pulse module are implemented in a FPGA using a VHDL. The simulation results are provided to show the validity of the proposed vector control module.

• 디지털콘텐츠학회 논문지
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• 제10권4호
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• pp.633-637
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• 2009

본 논문은 소모 전력 계산을 위해 회로를 구현하고자 FPGA 기술 매핑을 위한 소모 전력을 고려한 재사용 모듈 생성 알고리즘과 FPGA 기술 매핑을 위해 사용되는 재사용 모듈에 대해 소모 전력을 고려하여 RT 라이브러리를 생성하는 알고리즘을 제안한다. 소모 전력 계산을 위해 회로를 구현하고자 하는 FPGA를 선정한다. 선정된 FPGA를 구성하고 있는 LUT의 조건을 고려하여 전체 소모 전력이 최소가 되도록 기술 매핑을 수행한다. 이러한 정보를 이용하여 할당된 결과의 모듈들 중에서 주어진 소모 전력에 맞는 모듈을 선정하여 회로를 구현한다.

• 전자공학회논문지
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• 제51권11호
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• pp.211-220
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• 2014

본 논문에서는 하나의 FPGA 내에 DC 모터 제어와 TFT LCD 인터페이스가 내장되어, 제어와 결과 데이터의 실시간 분석이 용이하고 컴팩트한 전(full)-FPGA 기반 모터 제어 시스템을 보인다. PID 속도 제어 모듈과 TFT LCD 상에 실험 결과를 실시간 보여주기 위한 모니터링 모듈을 하나의 FPGA내에 설계하고, 시뮬레이션과 실험을 통하여 유용성을 보인다. FPGA로는 xc3s400를 사용하였고, AD (Aaltium Designer)를 이용하여 전체 시스템을 설계하였다. DC 모터 4상한 운전을 위해 MOSFET를 이용한 PWM 모터 드라이버를 제작하였다.

• International Journal of Advanced Culture Technology
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• 제4권4호
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• pp.30-37
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• 2016

In this paper, the method of controlling the clock that is inputted on the hardware from the application, and the hardware design method are to be proposed. When the hardware is synthesized to the Field Programmable Gate Array(FPGA), the input clock is fixed, and when the input clock is changed, the synthesis process must be passed again to require more time. To solve this problem, the Mixed-Mode Clock Manager(MMCM) module is mounted to control the MMCM module from the application. The controlled MMCM module controls the input clock of the module. The experiment was process the Neural Network algorithm in the x86 CPU and SIMT based processor mounted the FPGA. The results of the experiment, SIMT-based processors, the time that is processed at a frequency of 50MHz was 77ms, 100MHz was 34ms. There was no additional synthesis time due to a change of the clock frequency.

• IEIE Transactions on Smart Processing and Computing
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• 제6권2호
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• pp.133-139
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• 2017

Vehicles have increasingly evolved and become intelligent with convergence of information and communications technologies (ICT). Vehicle communications (VC) has become one of the major necessities for intelligent vehicles. However, VC suffers from serious security problems that hinder its commercialization. Hence, the IEEE 1609 Wireless Access Vehicular Environment (WAVE) protocol defines a security service for VC. This service includes Advanced Encryption Standard-Counter with CBC-MAC (AES-CCM) for data encryption in VC. A high-speed AES-CCM crypto module is necessary, because VC requires a fast communication rate between vehicles. In this study, we propose and implement an efficient AES-CCM hardware architecture for high-speed VC. First, we propose a 32-bit substitution table (S_Box) to reduce the AES module latency. Second, we employ key box register files to save key expansion results. Third, we save the input and processed data to internal register files for secure encryption and to secure data from external attacks. Finally, we design a parallel architecture for both cipher block chaining message authentication code (CBC-MAC) and the counter module in AES-CCM to improve performance. For implementation of the field programmable gate array (FPGA) hardware, we use a Xilinx Virtex-5 FPGA chip. The entire operation of the AES-CCM module is validated by timing simulations in Xilinx ISE at a speed of 166.2 MHz.