• 대한전자공학회논문지SP
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• 제42권3호
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• pp.65-72
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• 2005

본 논문은 재료비의 절감을 위하여 저성능의 프로세서를 사용할 수 있도록 영상출력에 할당되는 프로세서 코어성능을 최대한 줄이고자 하는 것을 목적으로 한다. 본 논문은 저성능의 프로세서가 탑재된 전자앨범 기능의 모듈에 고해상도 영상출력 기능을 지원하기 위한 영상출력 시스템을 구현한다. 본 시스템은 영상데이터 처리부로부터의 15프레임의 HD 영상입력을 TV 시스템에서 사용 가능한 60프레임의 HD영상으로 출력하는 기능을 수행한다. 이 결과, 제안된 시스템은 프로세서 성능을 저프레임 영상출력에 해당하는 정도로 줄여줄 수 있으므로 이는 시스템의 비용 절감 및 다양한 부가기능 추가로 연결 되어진다. 결론적으로, 영상출력 시스템을 이용한 전자앨범 기능의 모듈 시스템을 개발하여 본 방식의 유효성을 확인한다.

• 대한전자공학회논문지SD
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• 제48권7호
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• pp.65-75
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• 2011

SoC 설계기술이 발전함에 따라 디버깅이 차지하는 비중은 더욱더 증가되고 있으며 사용자는 빠르고 정확한 디버거를 원하고 있다. 본 논문에서는 새로 설계되는 RISC 프로세서에 적용할 디버거를 위한 변형된 JTAG을 제안 및 설계하여 디버깅 기능 수행에 필요한 사이클을 줄임으로써 빠른 디버거를 구현하였다. 구현된 JTAG은 Core-A의 OCD에 내장하여 SW 디버거와 연동하여 FPGA 레벨까지 검증 마치고 디버거로서의 기능 및 신뢰성을 확인하였다. Core-A의 OCD에 내장된 제안한 JTAG은 기존의 JTAG과 비교하였을 경우, 디버깅 수행 사이클은 수행되는 디버깅 기능에 따라 약 8.5~72.2% 감소되고 추가적으로 게이트 카운트도 약 31.8%감소되었다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2012년도 추계학술대회
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• pp.99-102
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• 2012

이미지 크기 조절기는 영상을 화면에 표시하기 위한 디스플레이 장치나 원하는 크기의 영상을 처리할 필요가 있는 영상처리블록 등에서 사용하게 되는 IP이다. 제안한 이미지 크기 조절기는 기존의 이미지 크기 조절기에서 사용하는 프레임 메모리가 아닌 라인 메모리를 사용하고 기본 유닛에 대한 기존 연산 과정에 $2^m$배를 확대해주고 다시 시프트하여 $2^m$배를 축소시키는 방법을 추가함으로써, 하드웨어 구현이 용이하고 적은 자원을 소모하며 뛰어난 정밀도를 가진 이미지 크기 조절기를 보인다. 또한 기존의 이미지 크기 조절기들과 다르게 크기 조절을 위한 내부 파라미터를 자동으로 자체 계산하는 직렬 제산기를 내장하여 IP의 효율성을 증가시켰다. 본 논문에서는 이미지 크기 조절기를 Verilog HDL로 설계하였고 검증을 하기 위하여 이미지 센서와 LCD를 이용하는 어플리케이션 IC에 적용되어 Xilinx Vertex-4 XC4LX80 FPGA로 기능 및 타이밍 검증을 마쳤다. 또한 TSMC 0.18um 공정을 이용하여 ASIC으로도 구현하였다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2008년도 하계학술대회 논문집 Vol.9
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• pp.518-518
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• 2008

현재 전차선 높이 및 편위 측정을 위한 측정시스템은 원천기술 자체를 독일, 일본, 프랑스, 이탈리아에서 제품개발 이전에 기술 특허를 출원하여 선점이 되어있어 국내 전차선에 적합하고 정밀도가 높은 기술 개발과 더불어 측정을 위한 원천기술의 자체개발이 필요하다. [1, 2] 따라서, 독자적이고 독립적인 원천기술을 개발하고 객관적 검증을 위해 기초시험과 이미지프로세싱 기법을 이용한 선형화로 원천, 측정기술 확보와 동시에 실질적 기술 검증이 필요하다. 이를 위해 Line Scan Camera 및 시스템 구성 후 시험을 위해 카메라고정과 모의시험을 위해 지그를 제작하였으며 측정된 데이터를 저장하고 Line Scan Camera를 동작하기 위한 프로그램을 개발하여 이를 구현하고자 하였다.

• 한국통신학회논문지
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• 제41권9호
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• pp.1095-1102
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• 2016

본 논문에서는 single parity check 부호(SPC)를 포함하는 3차원 turbo product 부호(TPC)의 효율적인 복호 기법을 제안한다. 일반적으로 TPC의 부호율을 극대화하기 위한 목적으로 부호 길이가 짧은 축에서 SPC 부호를 적용한다. 그러나 SPC 부호가 오류 정정 능력이 없는 부호이기 때문에 3차원 TPC를 Chase-Pyndiah 복호 알고리즘만으로 복호할 경우, 2차원 TPC에 비하여 성능 개선이 거의 발생하지 않는다. 본 논문에서는 이를 개선하기 위해 다음의 2가지 기법을 복호 과정에 적용하였다. 우선 SPC 부호로 이루어진 축에서는 구현 복잡도를 낮추기 위하여 $min^*$-sum 알고리즘을 복호 방법으로 적용하였으며, 반복 복호 방식으로는 성능 개선을 위해 직렬 복호 방식을 변형한 방식을 이용하였다. 마지막으로 이를 적용한 TPC 시뮬레이터의 성능을 비교 분석하고, 실제 하드웨어 구현과정에서 고려해야 할 부분을 소개한 후, VHDL을 이용하여 3차원 TPC를 설계하였다.

• 한국지능시스템학회논문지
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• 제20권4호
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• pp.580-585
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• 2010

본 논문은 SOPC 기반 NIOS II 임베디드 프로세서와 C2H를 이용하여 무인 자동 객체 추적 시스템을 구현하였다. 단일PTZ 카메라를 이용한 디지털/아날로그 신호의 입출력, 이미지 프로세싱, 시리얼 통신 그리고 네트워크 통신의 제어를 C2H에 의한 IP 구성과 SOPC 기반 NIOS II 임베디드 프로세서에서 각각의 IP를 효과적으로 제어함으로써 다양한 모니터링 정보를 네트워크로 제공할 수 있는 시스템을 설계, 구현 하였다. SOPC 기반 NIOS II 임베디드 프로세서의 유연성과 고급 알고리듬의 복잡성을 소프트웨어 프로그래밍 언어의 C와 하드웨어 프로그래밍 언어로 유동적으로 컴파일하여 IP화 할 수 있는 특성을 적용함으로서 실시간적으로 무인 객체 추적할 수 있는 시스템의 성능을 향상 시킬 수 있었다.

• 대한전자공학회논문지SD
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• 제45권11호
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• pp.71-76
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• 2008

H.264(또는 MPEG-4/AVC pt.10) 압축 표준은 고성능 영상 압축 알고리즘으로 그 적용 범위를 넓혀 가고 있다. H.264 압축 표준의 가변길이 코드(Variable Length Code)는 데이터의 통계적 중복성의 특성을 이용하여 압축을 한다. 이러한 압축된 비트 스트림은 복호기에서 연속된 비트 스트림을 잘라내는 작업과 테이블에서 비트 스트림과 비교하는 작업을 진행하는데 순수 하드웨어 구현이 까다로운 연산부이다. 본 논문에서는 HD 영상을 실시간으로 복호 가능한 가변길이 복호기 구조를 제안한다. Exp-Golomb 복호기는 연산기로 구성되어 있으며, CAVLD는 테이블과 연산기를 혼합하여 최적화된 하드웨어로 설계하였다. 비트 스트림의 분할(parsing) 작업은 배럴 쉬프터(Barrel shifter)와 1값 감지기(First 1's detector)에서 진행되며, 이 두 유닛은 Exp-Golomb 복호기와 CAVLD가 공유하는 구조로 설계하여 불필요한 하드웨어를 제거하였다. CAVLD와 재정렬(Reorder) 유닛간의 병목현상으로 가변길이 복호기 뿐만 아니라 H.264 디코더 전체의 성능 저하가 나타나는 단점을 제거하기 위해서 CAVLD와 재정렬 유닛간 FIFO와 재정렬 유닛의 최종 출력에 메모리를 두어 병목현상을 제거하였다. 제안된 가변길이 복호기는 Verilog-HDL을 이용하여 설계하고 FPGA를 통해 검증하였다. 0.18um 표준 CMOS 공정을 사용한 합성 결과는 22,604 게이트 수이며, 동작 주파수 120MHz에서 HD 영상이 복호됨을 확인하였다.

• 한국통신학회논문지
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• 제29권11A
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• pp.1263-1270
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• 2004

OFDM (Orthogonal Frequency Division Multiplexing) 기반의 무선 랜 모뎀에 사용되는 고속/저전력 64-점 FFT/IFFT 프로세서 코어를 설계하였다. Radix-2/4/8 DIF (Decimation-In-Frequency) FFT 알고리듬을 R2SDF (Radix-2 Single-path Delay Feedback) 구조에 적용하여 설계하였으며, 내부 데이터 흐름 특성에 대한 분석을 토대로 데이터 패스의 불필요한 switching activity를 제거함으로써 전력소모를 최소화하였다. 회로 레벨에서는 내부의 상수 곱셈기와 복소수 곱셈기를 절사형(truncated) 구조로 설계하여 칩 면적과 전력소모가 감소되도록 하였다. Verilog-HDL로 설계된 64점 FFT/IFFT 코어는 0.25-$\mu\textrm{m}$ CMOS 셀 라이브러리로 합성한 결과, 약 28,100 게이트로 합성되었으며, 추출된 게이트 레벨 netlist와 SDF를 이용한 타이밍 시뮬레이션 결과, 50-MHz＠2.5-V로 안전하게 동작하는 것으로 검증되어 64점 FFT/IFFT 연산에 1.3-${\mu}\textrm{s}$가 소요될 것으로 예상된다. 설계된 코어를 FPGA에 구현하여 다양한 테스트 벡터로 동작시킨 결과 정상 동작함을 확인하였으며, 50-dB 이상의 신호대잡음비(SNR) 성능과 50-MHz＠2.5-V 동작조건에서 약 69.3-mW의 평균 전력모소를 나타내었다.

• 전자공학회논문지D
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• 제36D권1호
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• pp.47-56
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• 1999

반도체 칩의 집적도가 급격히 향상됨에 따라 칩의 I/O 수가 증ㅇ가하여 패키지의 크기가 커질 뿐 아니라 칩 자체의 가격보다 패키지의 가격이 높아지고 있는 실정이다. 따라서 집적도의 증가에 의한 I/O 수으이 증가를 억제할 수있는 방법이 요구되고 있다. 본 논문에서는 CTR(Constant-Transition-Rate) 코드 심벌 펄스의 상승 예지와 하강 예지의 위치에 따라 각각 2비트 씩의 디지털 데이터를 엔코딩함으로써 I/O 핀 수를 50% 감소 시킬 수 있는 I/O 인터페이스 회로를 제안한다. 제안한 CTR 코드의 한 심벌은 4비트 데이터를 포함하고 있어 기존의 인터페이스 회로와 비교하여 심벌 속도가 절반으로 감소되고, 엔코딩 신호의 단위 시간당 천이 수가 일정하며, 천이 위치가 넓게 분산되어 동시 스위칭 잡음(Simultaneous Switehing Noise, SSN)이 작아진다. 채널 엔코더는 논리 회로만으로 구현하고, 채널 디코더는 오버샘플링(oversampling) 기법을 이용하여 신호를 복원하는 입출력 회로를 설계하였다. 설계한 회로는 0.6${\mu}m$ CMOS SPICE 파라미터를 이용하여 시뮬레이션함으로써 동작을 검증하였으며, 동작 속도는 200 Mbps/pin 이상이 됨을 확인 하였다. 제안한 방식을 Altera사의 FPGA를 이용하여 구성하였으며, 구성한 회로는 핀 당 22.5 Mbps로 데이터를 전송함을 실험적으로 검증하였다.

• 대한전자공학회논문지SD
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• 제43권11호
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• pp.26-36
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• 2006

본 논문에서는 화소간의 상관관계를 이용한 CCD/CMOS 이미지 센서용 효율적인 색 보간 기법을 제안한다. 최근 각광받고 있는 CCD/CMOS 이미지 센서는 컬러 필터 배열(Color Filter Array)을 사용하기 때문에, 각 화소는 컬러 영상을 만들기 위한 3가지 색 채널 중 한 가지 채널만 갖고 있게 된다. 따라서 컬러 영상을 만들기 위해서는 색 보간 구조가 필요하다. 최근 제안되는 색 보간 기법은 보간된 영상의 품질 향상에만 주력하고 있는데 반해, 본 논문에서는 낮은 복잡도를 갖으면서 잘못된 색을 최소화하기 위한 방법을 제안한다. 제안된 색 보간 기법에서는 인접한 화소간의 상관관계를 이용하여, 현재 화소의 방향성을 결정할 때 이웃 화소의 방향성 정보를 이용하였다. 기존의 방향성을 고려한 색 보간 기법에 제안된 기법을 적용한 결과, 알고리즘의 종류에 따라 PSNR이 $0.09{\sim}0.47dB$ 향상되었고, 대부분의 잘못된 색(False color)을 최소화함으로써 색 보간된 컬러영상의 품질이 향상되었다. 제안된 색 보간 기법은 Verilog HDL 및 FPGA를 이용하여 실시간으로 구현 검증되었다. 0.25um CMOS 표준 셀 라이브러리를 이용하여 합성하였을 때, 총 게이트 수는 12K개였으며 5개의 라인 메모리가 사용되었다.