• International Journal of Fuzzy Logic and Intelligent Systems
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• 제16권3호
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• pp.216-223
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• 2016

This paper proposes a new controller design method for a fork-type lifter (FTL) of a transportation mobile robot. The transportation robot needs to pick up a package from a stack on a storage shelf and move on by a planned path in a logistics center environment. The position of the storage shelf is recognized by reading a QR code on the floor, and using this position, the robot can move to reach the storage shelf and pick up the package. PID controllers and an adaptive controller are designed to control the velocity of two wheels and the position of the FTL. An adaptive controller for the lifter is designed to elevate up and down on a slideway to the correct height position of the package on the stack of the storage shelf. The simulation results show that the PID controllers can respond smoothly to the desired angular velocity and the adaptive controller can adapt quickly and correctly to the desired height.

• 반도체디스플레이기술학회지
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• 제21권4호
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• pp.45-49
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• 2022

Through Silicon Via (TSV) is a technology that interconnects chips through silicon vias. TSV technology can achieve shorter distance compared to wire bonding technology with excellent electrical characteristics. Due to this characteristic, it is currently being used in many fields that needs faster communication speed such as memory field. However, there is performance degradation issue on TSV technology due to the parasitic capacitance. To deal with this problem, in this study, the parasitic capacitance with TSV design factors is analyzed using commercial tool. TSV design factors were set in three categories: size, aspect ratio, pitch. Each factor was set by dividing the range with TSV used for memory and package. Ansys electronics desktop 2021 R2.2 Q3D was used for the simulation to acquire parasitic capacitance data. DOE analysis was performed based on the reaction surface method. As a result of the simulation, the most affected factors by the parasitic capacitance appeared in the order of size, pitch and aspect ratio. In the case of memory, each element interacted, and in the case of package, it was confirmed that size * pitch and size * aspect ratio interact, but pitch * aspect ratio does not interact.

• 한국통신학회:학술대회논문집
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• 한국통신학회 2004년도 추계종합학술대회 논문 초록집
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• pp.425-425
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• 2004

• 반도체디스플레이기술학회지
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• 제18권4호
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• pp.149-153
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• 2019

The technology of electronic packaging among semiconductor technologies is evolving as an axis of the market in its own field beyond the simple assembly process of the past. In the field of electronic packaging technology, the packaging of power modules plays an important role for green electric vehicles. In this power module packaging, the thermal reliability is an important factor, and silicon nitride plays an important part of package substrates, Silicon nitride is a compound that is not found in nature and is made by chemical reaction between silicon and nitrogen. In this study, this core material, silicon nitride, was fabricated by reaction bonded silicon nitride. The fabricated silicon nitride was studied for thermo-mechanical properties, and through this, the structure of power module packaging was made using reaction bonded silicon nitride. And the characteristics of stress were evaluated using finite element analysis conditions. Through this, it was confirmed that reaction bonded silicon nitride could replace the silicon nitride as a package substrate.

• 소음진동
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• 제4권3호
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• pp.345-352
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• 1994

Electronic products can be subjected to many different forms of shock. These shocks are usually experienced during transporting the electronic products from a manufacturer to customers. Drop tests are performed to test the product fragility before shipment. Package cushioning materials are often used to protect electronic products from severs shock environments. In the present paper, an algorithm to predict the shock responses of the main mechanical parts is developed by use of the shock analysis in which the modal parameters extracted from vibration test are used. These results are in good agreement with the results of drop test. By use of the shock response prediction algorithm developed herein, it is possible to predict the results of drop test at various drop directions and also to select the optimal package cushioning materials.

• 한국문헌정보학회지
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• 제54권4호
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• pp.261-281
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• 2020

다크 아카이브를 통해 다양한 유형의 전자기록물을 장기적으로 보존하는 활동은 그 중요성이 점차 증대하고 있으나, 현재 다크 아카이브에서는 전자기록물 장기보존을 위한 최적화된 정보패키지 구조가 마련되어 있지 않다. 이에 본 연구에서는 다크 아카이브의 핵심적인 프로세스를 중심으로 OAIS 참조모델 정보패키지를 재구성하여 4개의 카테고리를 제안하였다. 각 카테고리의 세부 기술항목은 OAIS 참조모델, ISO 23081, 기록관리 메타데이터 표준, ISAD(G), ISAAR(CPF), ISDF, ISDIAH를 기반으로 총 4개의 상위요소와 27개의 하위요소로 구성하였다. 이는 다크 아카이빙에 최적화된 정보패키지 구성의 기반으로 활용될 수 있으며, 전자기록물의 장기 보존을 보다 효율적으로 지원할 수 있을 것으로 기대된다.

• 대한전자공학회논문지TC
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• 제39권1호
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• pp.49-57
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• 2002

이 논문에서는 패키지 인덕턴스를 고려한 다중 단자에서의 전도성 실리콘 기판에서의 커플링을 모델링하고 정량적으로 특성화한다. 이것을 위해 2단자 커플링 모델로부터 추출할 수 있는 모델 파라미터를 일반적인 구조에 적용할 수 있도록 개선하였다. 그리고 다중 단자의 노이즈 소스에 의한 기판 커플링 특성을 위해 기판의 주파수 의존적인 특성을 정확히 반영하는 2단자 기판 커플링 모델을 선형적으로 결합함으로써 일반적인 구조에 적용될 수 있도록 확장하였다. 또한 패키지 인덕턴스는 시스템의 특성 주파수를 높은 주파수 영역으로 이동시킴으로써 결과적으로 기판 커플링을 증가시키므로 정확한 분석이 요구된다. 따라서 기판 커플링 모델에 패키지 인덕턴스 성분을 추가하고 이를 정량적으로 분석함으로써 설계 초기 단계에서 패키지의 영향과 기판 커플링의 영향을 동시에 고려한 회로 성능 분석이 가능하도록 하였다. 그러므로 이 논문에서 제안한 방법은 복잡한 혼성 신호 회로의 성능 분석에 매우 유용하게 이용될 수 있다.

• 반도체디스플레이기술학회지
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• 제17권4호
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• pp.42-45
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• 2018

As The semiconductor decrease from 10 nanometer to 7 nanometer, It is suggested that "More than Moore" is needed to follow Moore's Law, which has been a guide for the semiconductor industry. Fan-Out Wafer Level Package(FOWLP) is considered as the key to "More than Moore" to lead the next generation in semiconductors, and the reasons are as follows. the fan-out WLP does not require a substrate, unlike conventional wire bonding and flip-chip bonding packages. As a result, the thickness of the package reduces, and the interconnection becomes shorter. It is easy to increase the number of I / Os and apply it to the multi-layered 3D package. However, FOWLP has many issues that need to be resolved in order for mass production to become feasible. One of the most critical problem is the warpage problem in a process. Due to the nature of the FOWLP structure, the RDL is wired to multiple layers. The warpage problem arises when a new RDL layer is created. It occurs because the solder ball reflow process is exposed to high temperatures for long periods of time, which may cause cracks inside the package. For this reason, we have studied warpage in the FOWLP structure using commercial simulation software through the implementation of the reflow process. Simulation was performed to reproduce the experiment of products of molding compound company. Young's modulus and poisson's ratio were found to be influenced by the order of influence of the factors affecting the distortion. We confirmed that the lower young's modulus and poisson's ratio, the lower warpage.

• 기록학연구
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• 제16호
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• pp.97-146
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• 2007

업무 과정에서 생산되는 모든 기록들은 대부분 종이 형태로 작성, 관리해 왔다. 그러나 최근에는 전자적 형태의 기록이 종이를 대신하는 추세이다. 전자기록은 종이기록과 달리 생산과 보관의 편리성을 갖고 있어서 업무 효율성 극대화에 기여한다. 그러나 종이기록처럼 원본과 사본의 뚜렷한 구분이 어렵고 전자적 환경에서 외부 영향에 의해 변경, 훼손될 수 있으며 S/W, H/W 환경이 변화할 때 마다 즉각적인 조치를 취함에 있어 어느 경우에는 막대한 인력과 비용이 발생하기도 한다. 그럼에도 불구하고 업무의 편리성과 생산비용의 효율성으로 인해서 현재 업무 환경에서 전자기록 생산이 차지하는 비중은 날로 높아지고 있다. 이에 정부와 민간, 학계에서는 전자적 형태의 기록이 가지고 있는 장점을 극대화하면서 위험을 최소화할 수 있는 방안 마련에 노력하고 있다. 그 방법 중의 하나가 본 글에서 소개하고 있는 공인전자문서 보관소 사업(이하 공전소 사업)이다. 원활한 공전소 사업를 위해서 행정적으로는 전자기록의 법적 효력 보장과 기술적으로는 전자기록의 신뢰성, 진본성 보장을 우선적으로 확보해야 했다. 그래서 공전소 사업 주체인 산업자원부와 한국전자거래진흥원은 2005년 전자거래법 개정을 통해서 전자기록의 법적 효력 보장 규정을 보완하고 2006년에는 공전소 이용자의 요구인 전자기록의 장기보존과 신뢰성 확보를 위한 연구가 진행됐다. 이러한 공전소의 목적 달성을 위해 공전소 전자문서 정보패키지 연구에서는 디지털 형태의 장기보존을 위한 표준인 ISO 14721 정보패키지 모델을 적용하여, 전자기록이 생산 시점의 SIP, 보관 시점의 AIP, 이용자 활용 시점의 DIP 메타데이터 기능을 마련하고 이들이 공전소 정책에 따라 구현될 수 있도록 정보패키지를 생성, 관리하는 프로세스를 제시하고 있다. 이에 본 글에서는 그동안 진행되었던 연구 내용을 바탕으로 공전소 전자문서 정보패키지의 생성, 진행 과정과 적용 방법, 패키지 간의 흐름도를 소개하고 이를 바탕으로 기록관리 영역에서 지속적으로 연구해야 할 이슈에 대해 제시하고자 한다.

• 한국정밀공학회지
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• 제20권10호
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• pp.183-190
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• 2003

Major device failures such as die cracking, interfacial delamination and warpage in flip chip packages are due to excessive heat and thermal gradients- There have been significant researches toward understanding the thermal performance of electronic packages, but the majority of these studies do not take into account the combined effects of thermo-mechanical interactions of the different package constituents. This paper investigates the thermo-mechanical performance of flip chip package constituents based on the finite element method with thermo-mechanically coupled elements. Delaminations with different lengths between the silicon die and underfill resin interfaces were introduced to simulate the defects induced during the assembly processes. The temperature gradient fields and the corresponding stress distributions were analyzed and the results were compared with isothermal case. Parametric studies have been conducted with varying thermal conductivities of the package components, substrate board configurations. Compared with the uniform temperature distribution model, the model considering the temperature gradients provided more accurate stress profiles in the solder interconnections and underfill fillet. The packages with prescribed delaminations resulted in significant changes in stress in the solder. From the parametric study, the coefficients of thermal expansion and the package configurations played significant roles in determining the stress level over the entire package, although they showed little influence on stresses profile within the individual components. These observations have been implemented to the multi-board layer chip scale packages (CSP), and its results are discussed.