• KSII Transactions on Internet and Information Systems (TIIS)
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• 제12권11호
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• pp.5425-5448
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• 2018

Wireless sensor network has been widely used in Internet of Things (IoT) applications to support large and dense networks. As sensor nodes are usually tiny and provided with limited hardware resources, the existing multiple access methods, which involve high computational complexity to preserve the protocol performance, is not available under such a scenario. In this paper, we propose an intelligent Medium Access Control (MAC) protocol selection scheme based on machine learning in wireless sensor networks. We jointly consider the impact of inherent behavior and external environments to deal with the application limitation problem of the single type MAC protocol. This scheme can benefit from the combination of the competitive protocols and non-competitive protocols, and help the network nodes to select the MAC protocol that best suits the current network condition. Extensive simulation results validate our work, and it also proven that the accuracy of the proposed MAC protocol selection strategy is higher than the existing work.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2003년도 ICCAS
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• pp.1714-1719
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• 2003

Antilock Brake System (ABS) is indispensable safety equipment for vehicles today. In order to develop new ABS ECU suitable for pneumatic brake system of a bus, a Hardware In-the-Loop Simulation (HILS) System was developed. In this HILS, the pneumatic brake system of a bus and antilock brake component were used as hardware. For the computer simulation, the 14-Degree of Freedom (DOF) bus dynamic model was constructed using the Matlab/Simulink software package. This model was compiled and downloaded in the simulation board, where the Power PC processor was used for real-time simulation. Additional commercial package, the ControlDesk was used to monitor the dynamic simulation results and physical signal values. This paper will focus on the procedure and results of evaluating the ECU in the HILS simulation. Two representative cases, wet basalt road and $split-{\mu}$ road, were used to simulate real road conditions. At each simulated road, the vehicle was driven and stopped under the help of the developed ECU. In each simulation, the dynamical behavior of the vehicle was monitored. After enough tests in the laboratory using HILS, the parameter-tuned ECU was equipped in a real bus, which was driven and stopped in the real test field in Korea. And finally, the experiment results of ABS equipped vehicle's dynamic behavior both in HILS test and in test fields were compared.

• 전기전자학회논문지
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• 제22권1호
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• pp.38-45
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• 2018

ARIA, AES 블록암호와 Whirlpool 해시함수를 단일 하드웨어 구조로 통합하여 효율적으로 구현한 크립토 프로세서에 대해 기술한다. ARIA, AES, Whirlpool의 알고리듬 특성을 기반으로 치환계층과 확산계층의 하드웨어 자원이 공유되도록 설계를 최적화하였다. Whirlpool 해시의 라운드 변환과 라운드 키 확장을 위해 라운드 블록이 시분할 방식으로 동작하도록 설계하였으며, 이를 통해 하드웨어 경량화를 이루었다. ARIA-AES-Whirlpool 통합 크립토 프로세서는 Virtex5 FPGA에 구현하여 하드웨어 동작을 검증하였으며, $0.18{\mu}m$ CMOS 셀 라이브러리로 합성한 결과 68,531 GE로 구현되었다. 80 MHz 클록 주파수로 동작하는 경우에, ARIA, AES 블록암호는 각각 602~787 Mbps, 682~930 Mbps, 그리고 Whirpool 해시는 512 Mbps의 성능을 갖는 것으로 예측되었다.

• 한국산학기술학회논문지
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• 제12권1호
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• pp.364-370
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• 2011

힐버트 변환은 무선 디지털 통신으로부터 수신된 대역통과 신호를 저역통과 신호로 변환시켜 사용자에게 필요한 정보를 제공할 수 있는 역할을 수행한다. 힐버트 변환의 기본 연산과정은 승산과 가산 연산으로 구성되어 있으며, 힐버트 변환을 하드웨어로 구현한 힐버트 변환기는 승산기 설계에서 많은 양의 게이트들을 이용한 설계가 요구되고, 이에 따라 구현된 힐버트 변환기는 높은 소비전력과 넓은 면적을 차지하여 모바일 디지털 기기의 전체적인 성능에 영향을 미친다. 본 논문에서는 MAG(Minimum Adder Graph) 알고리즘을 이용하여 승산 연산의 복잡도를 감소시켜 디지털 통신기기 특히 모바일 시스템의 구성요소인 힐버트 변환기를 기존의 방법보다 더 적은 게이트를 이용하여 구현할 수 있는 방법을 제안하였다. 제안된 방법은 Xilinx사의 ISE환경에서 모의 실험하여 성능의 우수함을 보여주었다.

• 한국인터넷방송통신학회논문지
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• 제17권1호
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• pp.123-128
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• 2017

본 논문에서 오픈 소스 하드웨어인 아두이노를 기반으로 하는 스마트 센서 네트워크 시스템 모델을 제안하고 구현하였다. 제안된 스마트 센서 네트워크 시스템은 센서 및 센서의 값을 처리할 수 있는 오픈 소스 하드웨어 기반인 아두이노 등으로 구성된다. 또한 센서로 부터 측정된 센서값을 활용할 수 있는 제어 장치부에 전송할 통신 모듈도 구성하였다. 제어 장치부에서는 온도, 습도, 광량과 같은 센서 데이터를 메인 프로그램으로 전송하고 메인 프로그램은 데이터를 DB에 저장하거나 특정한 제어 신호의 값을 제어장치 혹은 엑츄에이터에 전송한다. 사용자는 또한 웹을 통해 스마트 센서 네트워크에서 측정된 값을 사용하는 시스템의 정보를 확인하거나 각종 액츄에이터를 원격 제어할 수 있으며 제안 시스템의 상황 인지 및 자율 제어 기능을 통해 스마트한 관리가 가능하다.

• 한국정보전자통신기술학회논문지
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• 제1권2호
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• pp.13-20
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• 2008

최근 대부분의 첨단 임무 (mission critical) 시스템이 컴퓨터 노드 연결에 의한 Ethernet 네트워크 기반으로 구성되고 있어, 이에 따른 시스템 신뢰성 측면이 더욱 중요한 요소로 대두되고 있다. 본 논문은 첨단 임무 시스템의 신뢰도를 높이기 위하여 일반화되고 있는 고장 극복(Fault Tolerant) Ethernet의 개념을 이중화 관점에서 정립하고, 이를 위한 핵심 사항인 노드 이중화 구현 방식을 비교하여 제시한다. 고장 극복개념을 위한 기본 구성인 Ethernet 이중화를 독립형 이중화와 통합형 이중화로 구분하여 분석하였다. 또한 노드 이중화 구현 방식은 기존의 소프트웨어 접근 방식과 하드웨어 접근 방식은 물론, 최근 본 연구팀의 일부가 제안한 복합 (hybrid) 방식도 함께 비교 대상으로 하였다. 실시간이 요구되는 첨단 임무 시스템의 경우는 하드웨어 접근 방식 또는 복합 방식이 적합하고, Commercial-Off-The-Shelf (COTS) 사용이 요구되는 시스템의 경우는 소프트웨어 접근 방식이나 복합 방식의 선택으로 귀결된다.

• 정보보호학회논문지
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• 제20권1호
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• pp.3-16
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• 2010

최근 무선 센서 네트워크 보안 분야에서는 키 교환을 위한 부가적인 통신이 필요 없이 통신 엔터티 상호간에 암호화를 수행할 수 있는 페어링 암호가 주목받고 있다. 본 논문에서는 이러한 페어링 암호의 한 종류인 ${\eta}_T$ 페어링에 대한 효율적인 하드웨어 구현을 제시한다. 이를 위해 병렬 처리 및 레지스터/자원의 최적화에 기반한 ${\eta}_T$ 페어링 알고리즘에 대한 효율적인 하드웨어 구조를 제안하며, 제안한 구조를 GF($2^{239}$) 상에서 FPGA로 구현한 결과를 나타낸다. 제안한 구조는 기존의 구현 결과에 비해 Area Time Product에 있어 15% 나은 결과를 가진다.

• 공학교육연구
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• 제6권2호
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• pp.22-29
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• 2003

하드웨어 설계 교육의 궁극적인 목표는 학생들로 하여금 시스템 설계능력을 갖추도록 배양하는 데에 있다. 그러나 상당수의 기존 교과과정은 설계 자체보다는 개별적인 빌딩 블록의 내부동작 원리의 이해를 중심으로 운영되는 것이 현실이다. 따라서, 학생들의 학습동기 유발에 실패할 뿐만 아니라 정작 현장에서 필요로 하는 시스템적 관점에서의 설계를 충분히 경험하지 못하는 것이 문제점으로 지적된다. 이러한 문제점들을 극복하기 위한 대안으로, 과목의 초기 도입부에 추상화의 수준을 높여서 시스템의 전체 설계를 조망할 수 있도록 하고, 점차로 추상화의 단계를 낮추어서 결국 소자의 동작 원리를 탐구하는데 이르도록 강의의 순서를 역전시킬 필요성이 있다. 본 논문에서는 하드웨어 설계의 입문 과목인 논리설계 교과목을 대상으로 하여, 시스템 수준의 설계표현 및 검증방식을 먼저 소개하고 소자에 대한 세부지식은 후반부에 소개하는 새로운 교육방식을 제안하고 이의 타당성을 검증하기 위해 교내의 동아리를 활용한 비정규 교육과정에 이를 도입한 사례를 소개한다.

• 대한전자공학회논문지SP
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• 제44권5호
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• pp.103-111
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• 2007

본 논문에서는 single-chip CMOS Image Sensor(CIS)용 고화질 image signal processor(ISP)에 최적화된 하드웨어 구조를 제안한다. Single-chip CIS는 CIS와 ISP가 하나의 칩으로 구현된 것으로, 다양한 휴대기기에 사용된다. 휴대기기의 특성상, single-chip CIS용 ISP는 고화질이면서도 저전력을 위해 하드웨어 복잡도를 최소화해야 한다. 영상의 품질 향상을 위해서 다양한 영상 처리 블록들이 ISP에 적용되지만, 그 중에 핵심이면서 하드웨어 복잡도가 가장 큰 블록은 컬러 영상을 만들기 위한 색 보간 블록과 영상을 선명하게 하기 위한 화질 개선 필터 블록이다. 이들 블록은 데이터 처리를 위한 로직 외에도 라인 메모리를 필요로 하기 때문에 ISP의 하드웨어 복잡도의 대부분을 차지한다. 기존 ISP에서는 색 보간과 화질 개선 필터를 독립적으로 수행하였기 때문에 많은 수의 라인 메모리가 필요하였다. 따라서 하드웨어 복잡도를 낮추기 위해서는 낮은 성능의 색보간 알고리즘을 적용하거나, 화질 개선 필터를 사용하지 않아야 했다. 본 논문에서는 화질 개선을 위해 경계 적응적이면서 채널간 상관관계를 고려하는 고화질 색 보간 알고리즘을 적용하였다. 또한 채널 간 상관관계를 고려하는 색 보간 알고리즘의 특성을 이용하여 색 보간 블록과 화질 개선 필터 블록이 라인 메모리를 공유하도록 설계함으로써, 전체 라인 메모리 수를 최소화하는 새로운 구조를 제안한다. 제안된 방법을 적용하면 화질 개선 필터 블록을 위한 추가적인 라인 메모리가 불필요하기 때문에, 고화질과 낮은 복잡도 모두를 만족시킬 수 있다. 제안 방식과 기존 방식의 MSE(Mean Square Error)는 0.37로, 메모리 공유로 인한 화질의 저하는 거의 없었고, 고화질 색 보간 알고리즘을 적용했기 때문에 전체적인 화질은 향상되었다. 제안된 ISP 구조는 Verilog HDL 및 FPGA를 이용하여 실시간으로 구현 검증되었다. 0.25um CMOS 표준 셀 라이브러리를 이용하여 합성하였을 때, 총 게이트 수는 37K개였으며 7.5개의 라인 메모리가 사용되었다.

• ETRI Journal
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• 제30권6호
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• pp.790-798
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• 2008

Recently, NAND flash memory has emerged as a next generation storage device because it has several advantages, such as low power consumption, shock resistance, and so on. However, it is necessary to use a flash translation layer (FTL) to intermediate between NAND flash memory and conventional file systems because of the unique hardware characteristics of flash memory. This paper proposes a new clustered FTL (CFTL) that uses clustered hash tables and a two-level software cache technique. The CFTL can anticipate consecutive addresses from the host because the clustered hash table uses the locality of reference in a large address space. It also adaptively switches logical addresses to physical addresses in the flash memory by using block mapping, page mapping, and a two-level software cache technique. Furthermore, anticipatory I/O management using continuity counters and a prefetch scheme enables fast address translation. Experimental results show that the proposed address translation mechanism for CFTL provides better performance in address translation and memory space usage than the well-known NAND FTL (NFTL) and adaptive FTL (AFTL).