• 한국전자통신학회논문지
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• 제12권4호
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• pp.671-678
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• 2017

최근 사물인터넷(IoT)의 발전에 따라 IoT장비가 실생활에 적극적으로 사용되고 있다. 하지만 IoT장비의 사용이 늘어남에 따라서, IoT 보안 사고에 의한 사생활 침해의 문제 또한 늘어나고 있다. 키 관리는 보안 서비스에서 기본적이면서도 중요한 작업이다. 보안성 강화를 위해 인증 과정에서 동일한 키의 재사용은 제한되어야 하지만 다양한 키들을 기억하며 수동으로 업데이트하는 일은 어려운 일이다. 본 논문에서는 자동화된 키 관리 하드웨어 보안 모듈인 HSM을 제안한다. 제안하는 HSM은 IoT장치에 부착하여 장비와 직접 통신하며, 사용자의 개입 없이 안전하고 자동화된 키관리 과정을 제공한다. 제안된 기법을 통해서 제공되는 키는 인터넷 서비스에서의 사용자와 기기의 인증에 사용될 수 있다.

• 전기전자학회논문지
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• 제23권4호
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• pp.1321-1327
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• 2019

본 논문에서는 GF(p) 상에서 모듈러 제곱근 (MSQR) 연산의 효율적인 하드웨어 구현에 대해 기술한다. MSQR 연산은 타원곡선 기반의 EC-ElGamal 공개키 암호를 위해 평문 메시지를 타원곡선 상의 점으로 매핑하기 위해 필요하다. 본 논문의 방법은 NIST 표준으로 규정된 5가지 크기의 GF(p) 타원곡선을 지원하며, 192-비트, 256-비트, 384-비트 그리고 521-비트 크기의 Kobliz 곡선과 슈도 랜덤 곡선들은 모듈러 값의 특성을 기반으로 오일러 판정법을 적용하고, 224-비트 크기의 경우에는 Tonelli-Shanks 알고리듬을 간략화시켜 적용하였다. 제안된 방법을 ECC 프로세서의 32-비트 데이터 패스를 갖는 유한체 연산회로와 메모리 블록을 이용하여 구현하였으며, FPGA 디바이스에 구현하여 하드웨어 동작을 검증하였다. 구현된 회로가 50 MHz 클록으로 동작하는 경우에, 224-비트 슈도 랜덤 곡선의 경우에는 MSQR 계산에 약 18 ms가 소요되고, 256-비트 Kobliz 곡선의 경우에는 약 4 ms가 소요된다.

• 전자공학회논문지CI
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• 제43권4호
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• pp.73-79
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• 2006

터보 코드는 강력한 에러정정 성능 때문에 W-CDMA(Wideband Code Division Multiple Access), CDMA2000 등의 통신 알고리즘에 적용되고 있으며, 여러 분야에서 하드웨어로 구현되어졌다. 여러 가지의 개선 알고리즘과 하드웨어 구조가 제안되어 졌으나 아직까지 하드웨어 면적, 동작속도 및 소비전력 등의 문제가 연구되어지고 있다. 본 논문에서는 하드웨어 면적과 동작속도를 향상시키기 위하여 사후확률 최적화로부터 유도된 MAX-SCALE 알고리즘을 이용한 터보코드 복호기를 설계하였으며, 제안된 회로는 Matlab과 MaxPulsII를 사용하여 성능 측정 및 FPGA 보드상에 구현되었다. 결과적으로 제안된 구조를 사용하여 FPGA에 구현했을 때, 616개의 로직 요소 (Logic Element)를 가지며 MAP(Maximum a Posteriori) 복호 알고리즘에 비해 동작속도는 56.48MHz로 약 40% 향상되었으며, 6.12%의 BER(Bit Error Rate) 성능이 향상되었다.

• The Journal of the Acoustical Society of Korea
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• 제13권2E호
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• pp.58-67
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• 1994

HMM을 이용한 알고리즘은 대용량 음성인식 시스템을 비롯하여 많은 시스템에 적용되어 왔다. 음성인식 시스템을 범용의 프로세서들을 가지고 구현할 경우 많은 계산량과 데이터들로 말미암아 실시간의 성능을 얻을 수 없다. 따라서 실시간 음성인식을 위해서는 인식을 가속화 시키기 위한 전용 하드웨어를 개발하는 것이 요구되어진다. 본 논문에서는 HMM을 이용한 격리단어 인식 시스템을 구현하는 내용을 다루고 있다. 음성인식 시스템은 호스트 컴퓨터와 DSP 보드 그리고 프로토타입 Viterbi scoring 보드로 이루어져 있다. 음성신호로부터 특징 벡터를 추출하는 과정은 DSP 보드에서 이루어지고, Viterbi scoring 보드는 세 개의 field-programmable gate array 칩들을 사용하여 설계되었다. Viterbi scoring 보드는 하드웨어적으로 효율적인 Viterbi scoring 구조를 채택하고 있고 음성인식을 위한 Viterbi 알고리즘을 수행한다. 제작된 시스템은 10MHz로 동작하고, 한 프레임 즉 10ms 동안에 100.000 스테이트를 처리할 수 있다.

• 대한전자공학회논문지SP
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• 제46권2호
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• pp.57-64
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• 2009

본 논문에서는 계층적 KLT 특징 추적기의 하드웨어 구조를 제안한다. 계층적 KLT 특징 추적기(pyramidal Kanade-Lucas-Tomasi feature tracker)는 주로 MPU를 기반으로 구현되어 왔으나 반복연산 과정이 많아 실시간으로 처리하기 어려우므로, 실시간 수행을 위하여 FPGA(Field Programmable Gate Array)를 이용하여 구현하였다. 본 논문에서는 추출되는 특징점의 수를 일정하게 유지하기 위해 입력 영상의 밝기에 적응적으로 임계값을 설정하는 특징점 추출 알고리즘을 제안한다. 또한 계층적 KLT 추적 알고리즘을 메모리의 용량 및 대역폭의 한계를 극복하고, FPGA의 병렬처리 특성에 적합한 구조로 변환한다. 소프트웨어로 실행한 결과와의 비교를 통하여 특징점의 추출 및 추적이 유사한 양상으로 이루어짐을 검증하였고, $720{\times}480$ 영상 입력에 대해 초당 30 프레임의 full frame rate로 추적이 수행됨을 확인하였다.

• 한국정보통신학회논문지
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• 제20권2호
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• pp.351-358
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• 2016

경량 블록 암호 알고리즘 CLEFIA의 효율적인 하드웨어 설계에 대하여 기술한다. 설계된 CLEFIA 보안 프로세서는 128/192/256-비트의 세 가지 마스터키 길이를 지원하며, 변형된 GFN(Generalized Feistel Network) 구조를 기반으로 8-비트 데이터 패스로 구현되었다. 라운드키 생성을 위한 중간키 계산용 GFN과 암호 복호 라운드 변환용 GFN을 단일 데이터 프로세싱 블록으로 구현하여 하드웨어 복잡도를 최소화하였다. 본 논문의 GFN 블록은 라운드 변환과 128-비트의 중간 라운드키 계산을 위한 4-브랜치 GFN과 256-비트의 중간 라운드키 계산을 위한 8-브랜치 GFN으로 재구성되어 동작하도록 설계되었다. Verilog HDL로 설계된 CLEFIA 보안 프로세서를 FPGA로 구현하여 정상 동작함을 확인하였다. Vertex5 XC5VSX50T FPGA에서 최대 112 MHz 클록으로 동작 가능하며, 마스터키 길이에 따라 81.5 ~ 60 Mbps의 성능을 갖는 것으로 평가되었다.

• 대한전자공학회논문지SP
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• 제45권3호
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• pp.30-36
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• 2008

멀티미디어 정보는 다매체, 다특징, 다표현, 대용량성의 특징과 함께 그 양 또한 급속도로 증가하고 있다. 따라서 급격히 늘어난 방대한 정보로부터 필요한 정보를 검색하는 검색 시스템이 요구되고 있으며, 이러한 색인 및 검색 시스템이 실시간으로 처리되는 것이 필요하다. 동영상의 내용 기반 검색을 위하여 가장 일반적으로 사용할 수 있는 정보는 영상정보이다. 영상정보는 주로 비디오를 장면 분할할 때에 사용되며 이를 통하여 구조적인 비디오 브라우징을 할 수 있다. 비디오를 샷으로 구분하는 작업을 비디오 분할(video segmentation)이라고 하며, 비디오 분할을 위해 장면의 전환점인 컷을 검출하는 작업을 컷 검출(cut detection)이라고 한다. 본 연구에서는 MPEG-7 시각 기술자인 HMMD 컬러 모델과 에지 히스토그램 기술자를 사용하여 동영상 분할을 하였다. HMMD 컬러 공간은 다른 공간에 비해 인간의 색 지각에 매우 밀접한 것으로 나타난다. 본 논문에서는 이러한 검색 시스템을 하드웨어로 구현하였다.

• 한국전자통신학회논문지
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• 제8권11호
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• pp.1707-1712
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• 2013

본 논문에서는 기존의 DSP, MCU, FPGA 기반의 모션 제어기들의 구조적인 문제점을 개선하기 위하여 최신 All Programmable SoC 인 Zynq EPP를 이용한 FPGA + 임베디드 프로세서 기반의 모터 제어기에 대한 하드웨어를 구현하였다. 구현한 모터 제어기는 FPGA와 임베디드 프로세서의 장점을 융합한 제어기로서 고속의 모터 제어용 신호처리 부분은 FPGA 기반의 모터 제어기가 수행한다. 복잡한 소수연산 등의 알고리즘 처리가 요구되는 모션 프로파일 및 기구학 계산 등은 듀얼 코어 기반의 임베디드 프로세서에서 처리하여 하나의 칩에서 분산처리 효과를 실현할 수 있는 구조적인 장점을 가진다. 또한 FPGA 상에 구현된 모터 제어 IP 코어의 추가를 통하여 손쉬운 다축 모터 제어기로의 구성이 가능한 장점도 가진다.

• 한국정보통신학회논문지
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• 제19권7호
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• pp.1608-1616
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• 2015

128/192/256-비트의 마스터키 길이를 지원하는 경량 블록암호 알고리듬 LEA-128/192/256의 효율적인 하드웨어 설계를 기술한다. 저면적, 저전력 LEA 프로세서 구현을 위해 세 가지 마스터키 길이에 대한 암호/복호 키 스케줄링의 하드웨어 자원이 공유되도록 설계를 최적화하였다. 또한, 키 스케줄러의 병렬 레지스터 구조와 새로운 동작방식을 고안하여 키 스케줄링에 소요되는 클록 수를 감소시켰으며, 이를 통해 암호/복호 동작속도를 20~30% 향상시켰다. 설계된 LEA 프로세서는 FPGA 구현을 통해 하드웨어 동작을 검증하였으며, 113 MHz 클록으로 동작하여 마스터키 길이 128/192/256-비트 모드에서 각각 181/162/109 Mbps의 성능을 갖는 것으로 평가 되었다.

• 한국전자통신학회논문지
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• 제13권6호
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• pp.1343-1352
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• 2018

본 논문은 특정응용분야인 디지털사진, 원격탐사, 이동 중 항공 원격 촬영, 의학영상의 고해상도와 고압축 원격촬영이 필요로 하는 분야에 JPEG2000의 표준을 적용한 하드웨어 설계 제작하였다. 영상 압축을 하기 위한 JPEG2000의 표준을 이용한 소프트웨어로 구현은 처리속도가 기존의 JPEG에 비하여 매우 느리다는 단점을 갖고 있으며, 또한 JPEG2000 표준의 DWT(: Discrete wavelet transform) 레벨을 향상시킬 경우 영상 데이터 압축에 대한 연산 처리 속도가 저하되는 현상을 갖고 있다. 이러한 해결을 위해서 JPEG2000 압축/복원기를 설계 제작하여 적용하였다. 본 논문에서는 최적 DWT(Discrete wavelet transform) 레벨을 변화시켜서, JPEG-2000 압축/저장기의 하드웨어가 최적의 압축과 정지 영상에 대한 빠른 연산처리속도와 화질개선을 보여줬다.