• 한국정보통신학회논문지
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• 제16권2호
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• pp.302-312
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• 2012

본 논문에서는 UHF RFID 태그 칩용 512bit EEPROM의 저면적 설계 기술과 고신뢰성 기술을 제안하였다. 저면적회로는 디코딩 로직(decoding logic)을 단순화한 WL 구동 회로, BGR 회로 대신 저항 분배기(resistor divider)를 이용한 VREF 발생회로이다. Magnachip $0.18{\mu}m$ EEPROM 공정을 이용하여 설계된 512bit EEPROM IP의 레이아웃 크기는 $59.465{\mu}m{\times}366.76{\mu}m$으로 기존 회로를 사용한 EEPROM 대비 16.7% 줄였다. 그리고 쓰기 모드(write mode)를 빠져나올 때 DC-DC 변환기(converter)에서 출력되는 부스팅된 출력전압을 VDDP(=3.15V)로 방전시키는 대신, 공통접지(common ground)인 VSS로 방전시키는 방식을 제안하여 VDDP 전압을 일정하게 유지함으로써 5V 소자가 파괴되는 문제를 해결하였다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2008년도 하계학술대회 논문집 Vol.9
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• pp.249-250
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• 2008

In this paper, we propose the single polycrystalline silicon flash EEPROM IC with a new structure which does not need the high voltage switching circuit. The design of high voltage switching circuits which are needed for the data program and erase, has been an obstacle to develop the single-poly EEPROM. Therefore, we has proposed the new cell structure which uses the low voltage switching circuits and has designed the full chip. A new single-poly EEPROM cell is designed and the full chip including the control block, the analog block, row decoder block, and the datapath block is designed. And the each block is verified by using the computer simulation. In addition, the full chip layout is performed.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2010년도 한국컴퓨터종합학술대회논문집 Vol.37 No.1(B)
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• pp.112-115
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• 2010

차량전장용 소프트웨어에 대한 합리적인 설계 및 테스트가 중요해졌다. 차량전장용 소프트웨어의 신뢰성을 검증하기 위해 AUTOSAR Conformance Test 표준이 마련되었는데, AUTOSAR Conformance Test 표준에는 테스트 대상, 테스트 커버리지, 테스트 요구조건 & 케이스 정의 및 테스트 아키텍처 환경에 대한 정의방법을 기술하고 있다. 본 논문에서는 차량전장용 소프트웨어의 안정성을 테스트하기 위해 소프트웨어가 저장되는 EEPROM 메모리에 대한 시뮬레이션 테스트를 수행하였으며, AUTOSAR 표준에 맞게 제작된 EEPROM Abstraction 시뮬레이션 모듈을 이용하였다. 또한 EEPROM Abstraction 시뮬레이션 모듈 위에서 AUTOSAR Conformance Test 표준에 정의된 적합성 테스트를 수행하기 위한 테스트 어댑터와 타겟 어댑터의 기능을 기술하고, EEPROM Abstraction 시뮬레이션 모듈에서 리얼타임 요소를 만족하기 위해 필요한 개선 사항을 제안하고자 한다.

• 한국정보통신학회논문지
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• 제10권3호
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• pp.486-495
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• 2006

본 논문에서 는 플래쉬 셀을 사용하여 수동형 UHF RFID 태그 칩에 사용되는 저전력 1Kb 동기식 EEPROM을 설계하였다. 저전력 EEPROM을 구현하기 위한 방법으로 다음과 같은 4가지 방법을 제안하였다. 첫째, VDD(=1.5V)와 VDDP(=2.5V)의 이중 전원 공급전압 방식을 사용하였고, 둘째, 동기식 회로 설계에서 클럭(clock) 신호가 계속 클럭킹(clocking)으로 인한 스위칭 전류(switching current)가 흐르는 것을 막기 위해 CKE(Clock Enable) 신호를 사용하였다. 셋째, 읽기 사이클에서 전류 센싱(current sensing) 방식 대신 저전력 소모를 갖는 clocked inverter를 사용한 센싱 방식을 사용하였으며, 넷째, 쓰기 모드시 Voltage-up 변환기(converter) 회로를 사용하여 기준전압 발생기(Reference Voltage Generator)에는 저전압인 VDD를 사용할 수 있도록 하여 전력 소모를 줄일 수가 있었다. $0.25{\mu}m$ EEPROM 공정을 이용하여 칩을 제작하였으며, 1Kb EEPROM을 설계한 결과 읽기 모드와 쓰기 모드 시에 소모되는 전력은 각각 $4.25{\mu}W$와 $25{\mu}W$이고, 레이아웃 면적(layout area)은 $646.3\times657.68{\mu}m^2$이다.

• 한국정보보호학회:학술대회논문집
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• 한국정보보호학회 2006년도 하계학술대회
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• pp.529-532
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• 2006

스마트카드의 EEPROM은 갱신, 삭제가 가능한 프로그램 및 데이터가 저장되는 저장장치로서, 호스트 환경(PC환경)의 하드디스크와 같은 역할을 한다. 스마트카드의 EEPROM에 데이터를 저장하는 과정은 먼저 EEPROM의 데이터를 지우고, 새로운 데이터를 쓰는 두 단계로 이루어져 있기 때문에 중요 데이터에 대한 무결성을 보장하기 위해서 atomic operation은 하드웨어로서 지원하지 못할 경우 반드시 소프트웨어적으로 지원되어져야한다. 스마트카드 운영체제의 Atomic operation이 수행되는 과정에서 EEPROM의 버퍼 구조의 설계는 스마트카드의 수명과 밀접한 관계가 있으며, 파일에 접근하여 데이터를 처리하는 시간에 대하여 의존도가 매우 높다. 이에 본 논문에서는 스마트카드의 atomic operation 메커니즘에 대하여 알아보고, atomic operations 메커니즘을 지원하는 EEPROM의 Capabilities 증가 구조 제안과 효율적으로 파일의 접근 속도를 최소화하는 구조를 제안 한다.

• E2M - 전기 전자와 첨단 소재
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• 제7권2호
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• pp.123-129
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• 1994

SONOS EEPROM chips, containing several SONOSFET nonvolatile memories of various channel size, have been fabricated on the basis of the existing n-well CMOS processing technology for 1 Mbit DRAM ($1.2\mu\textrm{m}$.m design rule). All the SONOSFET memories have the triple insulated-gate consisting of 30.angs. tunneling oxide, 205.angs. nitride and 65.angs. blocking oxide. The miniaturization of the devices for the higher density EEPROM and their characteristics alterations accompanied with the scaling-down have been investigated. The stabler operating characteristics were attained by increasing the ratio of the channel width to length. Also, the transfer, switching, retention and degradation characteristics of the most favorable performance devices were presented and discussed.

• 한국전기전자재료학회논문지
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• 제20권2호
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• pp.113-117
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• 2007

We have investigated the effects of doping concentration in polysilicon floating gate on the endurance characteristics of the EEPROM cell haying the structure of spacer select transistor. Several samples were prepared with different implantation conditions of phosphorus for the floating gate. Results show the dependence of doping concentration in polysilicon floating gate on performance of EEPROM cell from the floating gate engineering point of view. All of the samples were endured up to half million programming/erasing cycle. However, the best $program-{\Delta}V_{T}$ characteristic was obtained in the cell doped at the dose of $1{\times}10^{15}/cm^{2}$.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2002년도 추계학술발표논문집 (중)
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• pp.987-990
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• 2002

스마트카드의 비휘발성 메모리로서 많이 쓰이는 EEPROM 은 사용에 주의해야 할 특성이 있다. 한번에 읽기, 쓰기에 접근할 수 있는 양의 개념으로 페이지가 쓰이면서, 특히 쓰기에서 여러 페이지에 걸친 부분에 접근할 매는 여지없이 기다려야 하는 블록시간이 존재한다. 이 블록 시간으로 하여 EEPROM 의 메모리 관리는 이음새 없는 하나의 덩어리 공간으로 다룰 때 오버로드를 포함하게 되어 특히, 사용자와 직접적인 통신인 되는 장치에 들어가는 EEPROM 일 때는 그 응답시간에 영향을 주게 되는 부분이다. 또한 쓰기에 있어 EEPROM 의 각 부분은 회수 제한이 있기 때문에 이를 고려해서 본 논의는 비휘발성 메모리로서 EEPROM을 대상으로 그 효율적인 관리 기법을 제안한다.

• 항공우주기술
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• 제5권2호
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• pp.188-194
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• 2006

본 논문은 냉가스 추력기 시스템의 제어기로 사용되는 EM용 TCU(Thruster Control Unit)와 점검 시스템 개발에 관한 것이다. TCU는 추력기 시스템의 압력 및 온도를 모니터링하여 통신을 통해 이를 TLM(Telemet) 및 지상 제어 콘솔에 전달하는 역할을 수행한다. 이를 위해 CPU/통신보드는 MIL-STD-1553B 통신, RS422 통신, Data 입출력 및 처리 그리고 EEPROM 프로그램 로딩 기능을 수행한다. Intel 80386DX Microprocessor를 기반으로 설계하였으며 프로그램 저장 및 실행을 위해 256kbytes의 EEPROM과 256kbytes의 SRAM을 적용하였다. 또한 EEPROM 프로그램 로딩을 위해 인터페이스 회로 및 냉가스 추력기 시스템을 모사할 수 있는 점검 시스템을 개발하였다.

• 한국정보통신학회논문지
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• 제15권4호
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• pp.913-920
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• 2011

본 논문에서는 수동형 900MHz RFID 태그 칩용 로직 공정 기반 저면적.저전력 1Kb EEPROM를 설계하였다. 1Kb 셀 배열 (cell array)은 1 워드 (word)의 EEPROM 팬텀 셀 (phantom cell)을 2차원 배열 형태인 (16행 ${\times}$ 16열) ${\times}$ 4블록으로 구성하였으며, 4개의 메모리 블록이 CG (Control Gate)와 TG (Tunnel Gate) 구동회로를 공유하므로 저면적 IP 설계를 하였다. TG 구동회로를 공유하기 위해 소자간의 전압을 신뢰성이 보장되는 5.5V 이내로 유지하면서 동작 모드별 TG 바이어스 전압을 스위칭해 주는 TG 스위치 회로를 제안하였다. 그리고 4 메모리 블록 중 하나의 블록만 활성화하는 partial activation 방식을 사용하므로 읽기 모드에서 전력소모를 줄였다. 그리고 하나의 열 (column)당 연결되는 셀의 수를 줄이므로 읽기 모드에서 BL (Bit-Line)의 스위칭 시간을 빠르게 하여 액세스 시간 (access time)을 줄였다. Tower $0.18{\mu}m$ CMOS 공정을 이용하여 (32행 ${\times}$ 16열) ${\times}$ 2블록과 (16행 ${\times}$ 16열) ${\times}$ 4블록의 2가지 배열 형태의 1Kb EEPROM IP를 설계하였으며, (16행 ${\times}$ 16열) ${\times}$ 4블록의 IP가 (32행 ${\times}$ 16열) ${\times}$ 2블록의 IP에 비해 레이아웃 면적은 11.9% 줄였으며, 읽기 모드 시 전력소모는 51% 줄였다.