• Journal of Electrical Engineering and Technology
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• 제3권3호
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• pp.430-435
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• 2008

In the paper, an algorithm called a Constraint algorithm is proposed to solve the fan-in problem occurred in ADC encoding circuits. The Flash ADC architecture uses a double-base number system (DBNS). The DBNS has known to represent the multi-dimensional logarithmic number system (MDLNS) used for implementing the multiplier accumulator architecture of FIR filter in digital signal processing (DSP) applications. The authors use the DBNS with the base 2 and 3 to represent binary output of ADC. A symmetric map is analyzed first, and then asymmetric map is followed to provide addition read DBNS to DSP circuitry. The simulation results are shown for the Double-Base Integer Encoder (DBIE) of the 6-bit ADC to demonstrate an effectiveness of the Constraint algorithm, using $0.18{\mu}\;m$ CMOS technology. The DBIE’s processing speed of the ADC is fast compared to the FAT tree encoder circuit by 0.95 GHz.

• 융합신호처리학회논문지
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• 제12권2호
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• pp.139-144
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• 2011

The modern digital logic technology does not yet satisfy the speed requirements of real-time DSP circuits due to synchronized operation of multiplication and accumulation. This operation degrades DSP performance. Therefore, the double-base number system (DBNS) has emerged in DSP system as an alternative methodology because of fast multiplication and hardware simplicity. In this paper, authors propose a novel multiplication architecture. One operand is an output of a flash analog-to-digital converter (ADC) in DBNS format, while the other operand is a coefficient in the IEEE standard floating-point number format. The DBNS digital output from ADC is produced through a new double base number encoder (DBNE). The multiplied output is in the format of the IEEE standard floating-point number (FPNS). The proposed circuits process multiplication and conversion together. Compared to a typical multiplier that uses the FPNS, the proposed multiplier also consumes 45% less gates, and 44% faster than the FPNS multiplier on Spartan-3 FPGA board. The design is verified with FIR filter applications.

• ETRI Journal
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• 제34권2호
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• pp.256-259
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• 2012

The double-base number system has been used in digital signal processing systems for over a decade because of its fast inner product operation and low hardware complexity. This letter proposes an innovative multiplier architecture using hybrid operands. The multiplier can easily be linked to flash analog-to-digital converters or digital systems through a double-base number encoder (DBNE) for realtime signal processing. The design of the DBNE and the multiplier enable faster digital signal processing and require less hardware resources compared to the binary processing method.

• 융합신호처리학회논문지
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• 제10권4호
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• pp.289-293
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• 2009

This study proposes a novel double-base log encoder (DBLE) for flash Analog-to-Digital converters (ADCs). Analog inputs of flash ADCs are represented in logarithmic number systems with bases of 2 and 3 at the outputs of DBLE. A look up table stores the sets of exponents of base 2 and 3 values. This algorithm improves the performance of a DSP (Digital Signal Processor) system that takes outputs of a flash ADC, since the double-base log number representation does multiplication operation easily within negligible error range in ADC. We have designed and implemented 6 bits DBLE implemented with ROM (Read-Only Memory) architecture in a $0.18\;{\mu}m$ CMOS technology. The power consumption and speed of DBLE are better than the FAT tree and binary ROM encoders at the cost of more chip area. The DBLE can be implemented into SoC architecture with DSP to improve the processing speed.

• 융합신호처리학회논문지
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• 제9권3호
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• pp.224-229
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• 2008

In the paper, a new Constraint algorithm is proposed to solve the fan-in problem occurred in the encoding circuitry of an ADC. The Flash ADC architecture uses a Double-Base Number System(DBNS). The DBNS has been known to represent the Multidimensional Logarithmic Number System (MDLNS) used for implementing the multiplier accumulator architecture of FIR filter in Digital Signal Processing (DSP) applications. The authors use the DBNS with the base 2 and 3 in designing ADC encoder circuits, which is called as Double Base Integer Encoder(DBIE). A symmetric map is analyzed first, and then asymmetric map is followed to provide addition ready DBNS for DSP circuitry. The simulation results of the DBIE circuits in 6-bit and 8-bit ADC show the effectiveness of the Constraint algorithm with $0.18{\mu}m$ CMOS technology. The DBIE yields faster processing speed compared to the speed of Fat Tree Encoder (FAT) circuits by 17% at more power consumption by 39%.

• 융합신호처리학회논문지
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• 제9권1호
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• pp.54-61
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• 2008

본 논문에서는 디지털 신호를 실시간으로 처리하기 인한 TIQ 방식의 Flash 6-bit ADC 회로를 설계하였다. 새로운 논리회로 설계나 소자들의 근접 배치로 ADC의 속도를 향상시키는 대신에 새로운 코드를 이용하여 DSP의 처리능력을 높이도록 하였다. 제안한 코드는 ADC의 출력으로 이진수를 세공하지 않고 2와 3진법을 동시에 사용하는 Double Base Number System(DBNS)방법이다. 전압은 기존의 이진수를 표시하는 방법과 동일하지만, 밑수로 2와 3의 두개를 동시에 사용하여 합의 형태로 표현하는 방법이다. DBNS 표현법은 곱셈기와 가산기를 이용하지 않고 연산을 좌우로 이동하여 연산을 신속히 처리할 수 있다. 디지털 신호처리에서 사용하는 DBNS는 합의 수가 적도록 Canonical 표현을 구하는 알고리즘을 사용하지만, A/D 변환기에서는 Fan-In 문제가 발생하여 균일한 분포를 이루도록 하는 새로운 알고리즘을 개발하였다. HSPICE를 이용한 ADC의 시뮬레이션 결과 0.18um 공정에서 최고 동작속도는 1.6 GSPS이며 최대 소비전력은 38.71mW이였다.

• 융합신호처리학회논문지
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• 제14권4호
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• pp.249-254
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• 2013

아날로그 신호를 입력받아서 실시간으로 처리하기 위해서는 빠른 곱셈 연산회로와 고속 ADC(A/D converter) 회로가 필요하며 이를 위하여 Double-base Number System(DBNS)이 효과적인 것으로 알려져 있다. DBNS는 2와 3을 밑수로 이용하는 시스템으로서 이진 곱셈기와 비교할 때 곱셈 처리가 매우 빠르며, 칩 면적을 감소시킬 수 있으며, 저소비전력의 장점을 갖고 있다. 그러나 DBNS의 고유특성 때문에 변환오차가 발생하며, 디지털 필터의 구조로 인하여 오차가 연산결과에 누적되어 기존에 사용하던 2진수 방식에 비하여 차단 주파수의 S/N 특성이 저하되는 단점이 있다. 본 논문에서는 필터 계수에 대한 오차를 분석하여 ADC의 엔코더를 비선형으로 설계함으로써 DBNS의 누적오차를 상쇄시키는 방법을 제안하였다. 제안된 시스템은 엔코더 회로만이 수정되었으므로 DBNS의 장점은 그대로 유지된다. 제안한 ADC 엔코더가 비선형임에도 불구하고 -70dB의 차단 주파수 특성을 갖도록 설계한 FIR 필터와 비교하면, 기존의 DBNS 엔코더의 결과는 -35dB를 얻을 수 있었지만, 본 연구에서 제안된 비선형 DBNS 엔코더는 -45dB의 S/N로 -10dB의 향상을 이룰 수 있었다.

• 한국인터넷방송통신학회논문지
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• 제9권3호
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• pp.193-199
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• 2009

전력선 통신(PLC : Power Line Communication) 기술은 유선 액세스 네트워크 솔류션 중 높은 잠재력을 갖고 있는 후보로서 논의되고 있다. 본 논문에서는 PLC 채널에서 이중 이진 터보 부호(DBTC : Double Binary Turbo Code) 성능에 대해 연구하였다. PLC 채널 환경을 만들기 위해 Bernoulli-Gaussian 잡음을 고려하였다. 시스템 성능은 비트 오류 확률 측면에서 분석되었다. 실험 결과로부터 이중 이진 터보 부호화는 상당한 부호화 이득을 제공하는 것을 확인할 수 있었다. 또한 터보 복호 과정에서 복호 횟수를 증가시킴에 따라서 시스템 성능이 향상되는 것을 확인할 수 있었다.

• Clinical and Experimental Pediatrics
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• 제64권6호
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• pp.269-279
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• 2021

Clustered regularly interspaced short palindromic repeats and CRISPR-associated protein 9 (CRISPR-Cas9) is an ancient prokaryotic defense system that precisely cuts foreign genomic DNA under the control of a small number of guide RNAs. The CRISPR-Cas9 system facilitates efficient double-stranded DNA cleavage that has been recently adopted for genome editing to create or correct inherited genetic mutations causing disease. Congenital heart disease (CHD) is generally caused by genetic mutations such as base substitutions, deletions, and insertions, which result in diverse developmental defects and remains a leading cause of birth defects. Pediatric CHD patients exhibit a spectrum of cardiac abnormalities such as septal defects, valvular defects, and abnormal chamber development. CHD onset occurs during the prenatal period and often results in early lethality during childhood. Because CRISPR-Cas9-based genome editing technology has gained considerable attention for its potential to prevent and treat diseases, we will review the CRISPR-Cas9 system as a genome editing tool and focus on its therapeutic application for CHD.

• 전자공학회논문지C
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• 제36C권10호
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• pp.39-46
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• 1999

본 논문에서는 광대역 CDMA 무선 가입자망 시스템에서 초기 동기획득을 위한 단말기용 고속 탐색기의 새로운 하드웨어 구조를 제안한다. 제안된 고속 탐색기는 이중 적분 직렬 동기 획득 알고리즘을 사용하였고, 고속의 동기 획득을 위해 N개의 능동 상관기로 구성되었다. N개의 능동 상관기는 하드웨어 복잡도의 증가를 줄이기 위해서 하나의 에너지 계산기를 순차적으로 사용하는 파이프라인 기법으로 설계되었다. 제안된 무선 가입자망 시스템 단말기용 고속 탐색기는 광대역 무선 가입자망 규격에 맞게 VHDL로 설계되었고, JTC Wideband 채널 환경에서 검증되었다. 제안된 고속 탐색기의 평균 동기획득 시간은 상관기를 16개 사용하였을 때, 단말기가 처음 설치된 경우는 약 40초이었고, 단말기가 고정된 경우는 약 0.16초였다. 검증된 고속 탐색기는 LG의 0.6㎛ 라이브러리를 이용하여 게이트 수준으로 합성되었고, 합성된 탐색기의 게이트 수는 상관기가 16개 일 때 15.8K였다.