• 융합신호처리학회논문지
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• 제2권4호
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• pp.71-76
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• 2001

본 논문에서는 5GHz 대역을 사용하는 고속 무선 LAN의 표준안의 IEEE 802.11a-1999 를 위한 디지털 자동 이득 제어기를 제언한다. 송수신간의 동기화를 위한 신호인 training symbol을 이용하여 수신기에 입력되는 신호의 이득을 측정한다. 측정된 이득을 이상적인 이득과 비교하여 갱신할 이득을 구한다. 갱신 이득은 신호를 증폭하는 GCA(Gain Controlled Amplifer)의 입력 전압으로 변환되어 신호의 증폭도를 제어하게 된다. 본 논문에서는 하드웨어 부담을 줄이기 위해 부분 선형 근사방법을 이용하여 갱신 이득을 본 논문에서 제안한 디지털 자동 이득 제어기는 VHDL을 이용하여 설계하였으며, Xilinx cAD tool을 이용하여 timing verification을 수행하였다.

• 융합신호처리학회 학술대회논문집
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• 한국신호처리시스템학회 2001년도 하계 학술대회 논문집(KISPS SUMMER CONFERENCE 2001
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• pp.101-104
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• 2001

본 논문에서는 5GHz 대역을 사용하는 무선 LAN의 표준안인 IEEE 802.11a-1999를 위한 디지털 자동 이득 제어기를 제안한다. 송수신간의 동기화를 위한 신호인 Training symbol을 이용하여 수신기에 입력되는 신호의 이득을 측정한다. 측정된 이득을 이상적인 이득과 비교하여 갱신할 이득을 구한다. 갱신 이득은 신호를 증폭하는GCA(Gain Controlled Amplifier)의 입력 전압으로 변환되어 신호의 증폭도를 제어하게 된다. 본 논문에서는 하드웨어 부담을 줄이기 위해 부분 선형 근사방법을 이용하여, 갱신 이득을 GCA의 입력 전압으로 변환한다. 보다 정확한 제어를 위하여 이득 측정 및 제어 값의 갱신을 7회 반복하여 수행한다. 본 논문에서 제안한 디지털 자동 이득 제어기는 VHDL을 이용하여 설계하였으며, Xilinx CAD Tool을 이용하여 Timing Verification을 수행하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 하계종합학술대회 논문집(5)
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• pp.183-186
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• 2000

In this paper we propose a new architecture of a programmable digital automatic gain controller(AGC) for analog interface in mixed mode systems. Compared with conventional analog AGCs which have difficulties in integration due to large capacitors, the proposed AGC is easily integrated. So the production cost can be reduced. In addition, The proposed AGC has a better performance in temperature, and power supply variations, and substrate noise than analog counterparts do. To prevent erroneous operations of the AGC due to noise, a mal-function preventer is newly proposed. In addition, to achieve an optimized AGC time constant, we propose a logic block which controls an up-down counting clock. This is directly related to the changing speed of the AGC gain. Implemented with a 0.25 $\mu\textrm{m}$ 1-poly, 5-metal CMOS parameters, the AGC operates from a single 2.5V power supply with the dynamic range of 36.ldB and occupies active area of 500$\mu\textrm{m}$${\times}$600$\mu\textrm{m}$

• 대한전자공학회논문지SD
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• 제46권2호
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• pp.31-37
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• 2009

본 논문은 위성방송 표준인 DVB-S2 (Digital Video Broadcasting-Satellite second generation) 에 적용 가능한 효율적인 변조모드 추정 가능한 프레임 동기 검출 회로를 제안한다. 매우 낮은 SNR에서 SOF (Start Of Frame)를 검출하고 변조 모드를 추정하기 위해 본 논문에서는 새로운 상관기 방식의 프레임 동기 검출 회로 구조와 낮은 복잡도의 AGC (Automatic Gain Controller)를 제안한다. 제안한 프레임 동기 검출 회로는 복잡도가 높은 기존의 D-GPDI (Differential - Generalized Post Detection Integration) 알고리즘을 직접 구현한 방식과 비교하여 약 93%의 곱셈기 개수와 89%의 덧셈기 개수를 줄일 수 있었으며 Xilinx Virtex II FPGA 검증 보드를 이용하여 제안된 구조를 검증하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 추계종합학술대회 논문집
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• pp.413-416
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• 1998

Sensitivity and calibration considerations are most important in the design and implementation of real control systems. Ideally parameter changes due to various causes should not appreciably affect the system's performances. But all the values of physical components of the plants and controllers as well as the relevant environmental conditions change in time, thus the output performance can be deteriorated during the operating span of the system. Naturally the duty of calibration or the prevention of performance deterioration due to excessive component sensitivity should be provided to the control system. In this paper, we propose a digital controller which has the capability of calibration and gain adjustment as well as the execution of control law. Specifically the problems of gain adjustment and offset calibration in the light source and CdS sensor module for position measurement in a flexible link system are considerably resolved. The parameters of measurement module are prone to change due to environmental brightness conditions resulting in poor steady state performance of the overall control system. Thus a proper method is necessary to provide correction to the changed values of gain and offset in the position measurement module. The proposed controller, whenever necessary, measures the open-loop characteristics, andthen calculates the offset and sensor gain correction values based on the prepared standard measurements. It is applied to the control of a flexible link system with the gain and offset calibration porblems in the light sensor module for position to show the applicability.

• 정보통신설비학회논문지
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• 제3권2호
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• pp.5-10
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• 2004

In this paper, the hybrid-type current controller for inverter TIG systems was implemented and it was shown that the low-current pulse wave forms with high dynamic performance could be obtained. It is not sri easy to obtain the optimum gain tuning of PID controllers in digital PWM control methods. Hybrid control methods which uses automatic tuning techniques after adding fuzzy control methods to traditional PID controllers are chosen to improve the dynamic performance of PID controller's. To demonstrate the practical significance and dynamic performance improvement of the results, some simulation and experimental results are presented.

• 한국컴퓨터산업학회논문지
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• 제3권1호
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• pp.27-34
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• 2002

네트워크와 IT산업의 급속한 발전과 더불어 정보통신에 대한 관심이 매우 커지고 있다. 정보통신 분야에서는 주로 디지털 신호가 사용되므로 아날로그 신호를 디지털 신호로 변환하여야 한다. 그러나 음성이나 영상과 같은 자연상태의 아날로그 신호가 디지털 신호로 변환될 때 발생하는 왜곡을 제거하는 것은 매우 어려운 과정이다. 원음 또는 각자 취향에 맞는 음질을 발생시키기 위해서 기존의 오디오 그래픽 이퀄라이저는 매우 복잡한 과정을 통하여 고차의 필터 계수 및 이득을 계산하였다. 그러므로 이러한 요구사항을 만족시키기 위해서 는 시스템이 복잡하여 경제성이 떨어지고 타 시스템 내부에 장착할 수가 없었다. 본 논문에서는 오디오 음질의 개선과 시스템 성능향상 및 내부 장착이 가능한 새로운 디지털 오디오 그래픽 이퀄라이저를 설계하였다. 또한 필터 계수 및 이득을 자동으로 처리함으로써 실시간 처리가 가능하고 음질이 향상되도록 하였다.

• Journal of Power Electronics
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• 제19권4호
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• pp.1000-1010
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• 2019

The use of internal-model-based linear controller, such as resonant controller, is a well-established technique for the current control of grid-connected systems. Attractive properties for resonant controllers include their two-sequence tracking ability, the simple control structure, and the reduced computational burden. However, in the case of continuous-designed resonant controller, the transient performance is inevitably degraded at a low switching frequency. Moreover, available design methods for resonant controller is not able to realize the direct design of transient performances, and the anticipated transient performance is mainly achieved through trial and error. To address these problems, the zero-order-hold (ZOH) characteristic and inherent time delay in digital control systems are considered comprehensively in the design, and a corresponding hold-equivalent discrete model of the grid-connected converter is then established. The relationship between the placement of closed-loop poles and the corresponding transient performance is comprehensively investigated to realize the direct mapping relationship between the control gain and the transient response time. For the benefit of automatic tuning and real-time adaption, analytical expressions for controller gains are derived in detail using the required transient response time and system parameters. Simulation and experimental results demonstrate the validity of the proposed method.

• 대한전자공학회논문지TC
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• 제38권4호
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• pp.18-26
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• 2001

본 논문에서는 극성 판단(Polarity Decision) PD를 이용하여 모드 변환과 루프이득(Loop Gain)의 변환시점을 자동적으로 검출해 주는 ATC(Automatic Transfer mode Control)알고리즘을 설계하고 모드 전환시 안정적으로 주파수 오프셋을 추정하는 평균방식 Gear-shift PLL을 설계하였다. 제안하는 모드 전환 시점 검출 알고리즘인 ATC 알고리즘은 종전의 QPSK방식에 적용되던 Lock Detector 알고리즘보다 구현이 매우 간단하며 정확하게 모드 전환시점을 검출한다. 또한 Shift Register에 저장했던 주파수 추정 값들을 평균하는 평균전환방식은 모드 전환시 낮은 주파수 추정 에러값으로 다음 모드에서의 빠른 추적 성능을 가능하게 한다. 본 논문에서 제안하는 알고리즘은 적은 회로 면적과 고속 처리가 가능하도록 설계되어 ASIC 설계에 매우 유용하다. 아울러 본 논문에서는 극성판단 PD를 적용하여 위상 포착 및 추적 성능평가를 수행하고 성좌도(constellation)를 각 모드별로 분석하였다.

• 대한전자공학회논문지SD
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• 제46권9호
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• pp.58-67
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• 2009

본 논문에서는 높은 대역폭과 넓은 동적 영역을 갖는 DVB-S2를 위한 새로운 디지털 이득 제어 시스템을 제안하였다. DVB-S2 시스템의 PAPR은 매우 크며, 요구되는 정착 시간은 매우 작기 때문에 일반적인 폐-루프 아날로그 이득 제어 방식은 사용할 수 없다. 정확한 이득 제어와 기저 대역 모뎀과의 직접적인 인터페이스를 위해서 디지털 이득 제어가 필요하다. 또한 아날로그 이득 제어 방식에 비해 정착 시간과 공정, 전압, 온도 값의 변화에 둔감한 이점을 갖는다. 본 논문에서는 세밀한 해상도와 넓은 이득 영역을 갖기 위해서 AGC 시스템 및 구성회로를 제안하였다. 이 시스템은 높은 대역폭의 디지털 VGA와 넓은 파워 범위를 가진 RMS 검출기, 저 전력의 SAR 타입 ADC, 그리고 디지털 이득 제어기로 구성되어 있다. 파워 소모와 칩면적을 줄이기 위해 한 개의 SAR 타입 ADC를 사용했으며, ADC 입력은 4개의 파워 검출기를 사용하여 시간 축 상에서 인터리빙 방식으로 구현하였다. 모의실험 및 측정 결과는 제안하는 AGC 시스템의 이득 에러가 $10{\mu}s$ 내에서, 0.25 dB보다 낮은 것을 보여주고 있다. 전체 칩은 $0.18{\mu}m$ CMOS 공정을 사용하여 설계하였다. 제안된 IF AGC 시스템의 측정 결과는 0.25 dB의 해상도와 80 dB의 이득 범위, 8 nV/$\sqrt{Hz}$의 입력 기준 잡음, $IIP_3$는 5 dBm, 전력 소모는 60 mW임을 보여주고 있다. 파워검출기는 100 MHz 입력에서 35 dB의 동적 영역을 갖는다.