• 전기전자학회논문지
• /
• 제6권1호
• /
• pp.21-29
• /
• 2002

본 논문에서는 전부 디지털 회로로 구성된 고 해상도의 DLL(Delay Locked Loop)를 제안하였다. 제안된 회로는 위상 검출기, 지연 선택 블록, 그리고 각각의 지연 체인을 가지는 Coarse, Fine 그리고 Ultra Fine 위상조정 블록의 삼 단의 형식으로 되어 있다. 첫 번째 단은 Ultra Fine 위상조정블록으로 고 해상도를 얻기 위하여 Vernier Delay Line을 사용하였다. 두 번째와 세 번째 단은 Coarse와 Fine 위상조정블록으로 각각의 단위 지연 체인을 이루는 단위 지연 소자의 해상도 만큼의 위상 제어를 하게 되며, 두 단은 상당히 비슷한 구조를 이루고 있다. 회로는 HSPICE를 이용하여 공급 전압이 3.3V인 $0.35{\mu}m$ CMOS 공정으로 시뮬레이션 되었다. 시뮬레이션 결과 회로의 해상도를 약 10ps로 높일 수 있었으며, 동작 범위는 250MHz에서 800MHz 이다.

• 전기학회논문지
• /
• 제61권2호
• /
• pp.324-328
• /
• 2012

A recovered jitter of CDR(Clock and Data Recovery) Circuit based on Dual-loop DLL(Delay Locked Loop) for data recovery in high speed serial data communication is changed by depending on the input data and reference clock frequency. In this paper, 2-step DPC which has constant jitter performance for wide-range input frequency is proposed. The designed prototype 2-step CDR using proposed 2-step DPC has operation frequency between 200Mbps and 4Gbps. Average delay step of 2-step DPC is 10ps. Designed CDR circuit was tested with 0.18um CMOS process.

• 한국정보통신학회:학술대회논문집
• /
• 한국정보통신학회 2013년도 추계학술대회
• /
• pp.343-345
• /
• 2013

본 논문에서는 125 MHz 동작 주파수에서 51개 위상의 클록을 출력하는 위상 고정 루프(phase-locked loop: PLL)을 제안한다. 제안된 위상 고정 루프는 125 MHz 주파수의 51-위상 클록을 출력하기 위해서 저항으로 연결된 3개의 전압제어발진기 (voltage controlled oscillator: VCO)를 이용한다. 각 전압제어발진기는 17단의 delay-cell로 구성되며, 3 개의 전압제어발진기를 연결하는 저항을 통해 동일한 위상차를 가지는 51개 위상 클록을 구현한다. 제안된 위상 고정 루프는 1.0 V의 공급전압을 이용하는 65 nm CMOS 공정에서 설계되었으며, 125 MHz 동작 주파수에서 시뮬레이션된 DNL과 peak-to-peak jitter는 각각 +0.0016/-0.0020 LSB와 1.07 ps이다. 제작된 위상 고정 루프의 면적과 전력 소모는 각각 $290{\times}260{\mu}m^2$과 2.5 mW이다.

• 한국통신학회:학술대회논문집
• /
• 한국통신학회 2006년도 하계종합학술발표회 논문 초록집
• /
• pp.456-456
• /
• 2006

• 전자공학회논문지C
• /
• 제35C권8호
• /
• pp.52-59
• /
• 1998

New types of PFD (phase-frequency detector) are proposed with reset time and propagation delay reduced. The perfomrance of our proposed PFDs are confirmed by SPICE simulation with 0.8.mu.m CMOS process parameter. As a result of simulation, the reset time of PFDs are 0.32 nsec and 0.030 nsec in capture-process. The proposed PFDs can be used in hihg-speed phase-licked loop (PLL).

• The Journal of the Acoustical Society of Korea
• /
• 제24권3E호
• /
• pp.109-114
• /
• 2005

In this paper, we present a phase coherent all-digital transceiver for underwater acoustic communication, which allows the system to reduce complexity and increase robustness in time variant underwater environments. It is designed in the digital domain except for transducers and amplifiers and implemented by using a multiple digital signal processors (DSPs) system. For phase coherent reception, conventional systems employed phase-locked loop (PLL) and delay-locked loop (DLL) for synchronization, but this paper suggests a frame synchronization scheme based on the quadrature receiver structure without using phase information. We show experimental results in the underwater anechoic basin at MOERI. The results show that the adaptive equalizer compensates frame synchronization error and the correction capability is dependent on the length of equalizer.

• Journal of Positioning, Navigation, and Timing
• /
• 제1권1호
• /
• pp.1-6
• /
• 2012

For a Global Positioning System (GPS) receiver, it is known that a Vector Delay Locked Loop (DLL) in which the code signals of each satellite are tracked in parallel by using navigation results shows better performance in the aspect of the tracking accuracy and the robustness than that of a Scalar DLL. However, the quantitative analysis and the logical grounds for that performance enhancement of the Vector DLL are not sufficient. This paper, therefore, proposes the structure of the GPS receiver with the Vector DLL and analyzes the performance of it. The tracking and the positioning accuracy of the Vector DLL are theoretically analyzed and confirmed by simulation results. From the simulation results, it can be seen that the tracking and positioning accuracy has been improved about 30% in case that the receiver is static and the positioning is conducted for every Pre-detection Integration Time (PIT) while C/N0 is 45 dB-Hz.

• 대한전자공학회논문지SD
• /
• 제45권4호
• /
• pp.21-26
• /
• 2008

본 논문에서는 Instantaneous locking 특성을 갖는 새로운 구조의 수동형 광가입자망용 622Mbps급 버스트모드 클럭/데이터 복원회로를 제안하고, 이를 구현하였다. 이 회로는 고속 클럭신호를 발생하는 위상고정루프 와 버스트모드에서의 클럭/데이터 복원회로 두 개의 블럭으로 구성되어 있다. 클럭/데이터 복원회로 에서는 위상고정루프의 클럭을 지연소자를 통해 7개의 서로 다른 클럭신호로 발생시킨다. 이 경우 광가입자망에 지터를 가지고 있는 신호가 입력되어도 항상 데이터의 중앙에 클럭이 정렬되도록 조정하여 최적의 샘플링 시점에서 데이터를 복원하게 된다. 제안한 구조에 대한 검증을 위하여 0.35umn-well CMOS 공정을 이용하여 회로의 동작을 확인하였다.

• ETRI Journal
• /
• 제34권1호
• /
• pp.35-43
• /
• 2012

This paper presents a delay-locked-loop-based clock and data recovery (CDR) circuit design with a nB(n+2)B data formatting scheme for a high-speed serial display interface. The nB(n+2)B data is formatted by inserting a '01' clock information pattern in every piece of N-bit data. The proposed CDR recovers clock and data in 1:10 demultiplexed form without an external reference clock. To validate the feasibility of the scheme, a 1.7-Gbps CDR based on the proposed scheme is designed, simulated, and fabricated. Input data patterns were formatted as 10B12B for a high-performance display interface. The proposed CDR consumes approximately 8 mA under a 3.3-V power supply using a 0.35-${\mu}m$ CMOS process and the measured peak-to-peak jitter of the recovered clock is 44 ps.

• 전자공학회논문지
• /
• 제52권12호
• /
• pp.67-73
• /
• 2015

본 논문에서는 근거리 위치 기반 시스템을 위한 3 - 5 GHz IR-UWB(impulse radio-ultra wide band) RFIC를 제안한다. 수신기의 구조는 에너지 검출 방식으로 설계되었고, 고속 sampling을 하기 위해서 4 bit ADC 와 DLL(delay locked loop) 을 이용하여 equivalent-time sampling 기술을 사용하도록 설계되었다. 송신기는 저전력의 디지털 UWB impulse generator 를 설계하였다. 설계된 IR-UWB RFIC 는 CMOS $0.18{\mu}m$ 공정을 이용하여 제작되었다. 측정된 수신기의 감도는 -85.7 dBm 이며, 송신기와 수신기는 1.8 V 전원 전압에서 각각 32 mA 와 25.5 mA 의 전류를 소모한다.